DE2705780C3 - Wiederholungsvorrichtung zum Empfang und Senden von Datensignalen - Google Patents
Wiederholungsvorrichtung zum Empfang und Senden von DatensignalenInfo
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Description
Die Erfindung betrifft eine Wiederholungsvorrichtung zum Empfang und zur Übertragung von Datensignalen
mit Empfangsvorrichtungen für Eingangsdaten-
signale und zur Lieferung von Zeitsteuersignalen, die die Zeitsteuerung der genannten Eingangsdatensignale
repräsentieren und mit Taktsignalerzeugungsvorrichtungen zur Erzeugung von Taktsignalen.
Vorrichtungen der obengenannten Art finden in Datenkommunikationssystemen zwischen einem zentralen
Rechner und einer Vielzahl von peripheren Einheiten Einsatzmöglichkeiten. Die peripheren Einheiten
können z. B. elektronische Registrierkassen oder Bankterminale sein, wie sie in Bank- und Kreditinstituten
Verwendung finden können.
Aus der US-Patentschrift 30 72 744 ist bereits eine Wiederholungsvorrichtung der vorangehend beschriebenen
Art bekannt, in der Datensignale einen bistabilen Kreis triggern, dessen Ausgang zur Steuerung eines
Sendeverstärkers verwendet wird. Dieser bekannte Wiederholer weist den Nachteil auf, daß Verschiebungen
in der relativen Zeitsteuerung der Eingangssignale sich über die Übertragungsleitung durch den Wiederholer
fortpflanzen, so daß im Ergebnis am Bestimmungsort des übertragenen Signals ein wesentlicher Synchronisationsfehler
auftreten kann.
In der DE-OS 24 62 087 ist eine Schaltungsanordnung zur Erzeugung einer synchronen Taktimpulsfolge
beschrieben, in der ein spannungsgesteuerter Oszillator
so verwendet wird, dessen Ausgang über Spannungsteiler einem Zähler zugeführt wird. Die von einem programmierbaren
Frequenzteiler unterteilte Frequenz wird zusammen mit einer Referenzfrequenz einer Phasenvergleichsstufe
zugeführt, die in Abhängigkeit von der Frequenz- und Phasenlage der Impulsfolgen eine
Regelspannung erzeugt, welche über einen Tiefpaß die Frequenz des Oszillators nachregelt. Bei dieser Schaltung
ist es von Nachteil, daß der genannte Regelkreis den gesteuerten Oszillator starr mit einem Referenzfrequenzgenerator
koppelt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Wiederholungsvorrichtung aufzuzeigen, in der Verschiebungen
in der relativen Zeitsteuerung der Eingangssignale eliminiert werden, so daß sie sich nicht
über die Wiederholungsvorrichtung zum Bestimmungsort fortpflanzen können.
Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Patentanspruchs 1 gelöst. Weitere vorteilhafte
Ausgestaltungen sind in den Unteransprüchen enthalten.
Es ist ersichtlich, daß die erfindungsgemäße Wiederholungsvorrichtung
eine exakte Synchronisation der durch diese zu übertragenden Daten ermöglicht, da die
Wiederholungszeittaktsignale in bezug aui die empfangenen
Datensignale sehr genau synchronisiert sind.
Im folgenden wird die Erfindung anhand eines Beispiels mit Bezug auf die Zeichnungen beschrieben. In
diesen zeigt to
F i g. 1 ein Blockschaltbild eines Datenkommunikationssystems;
F i g. 2 ein Blockschaltbild eines in dem System nach F i g. 1 enthaltenen Wiederholers;
Fig.3A bis 3H Wellenformen zur Darstellung einer
ersten Arbeitsart des Wiederholers gemäß F i g. 2;
Fi^. 4A bis 4H Wellenformen zur Darstellung einer
zweiten Arbeitsweise der Wiederholungsvorrichtung gemäß F ig. 2;
F i g. 5A und 5B bilden zusammen die Schaltung des in F i g. 2 gezeigten Wiederholers in detaillierterer Form;,
F i g. 6 eine Schaltung eines Empfangskreises, der in dem Wiederholer gemäß F i g. 2 verwendet wird, und
F i g. 7 eine Schaltung eines Übertragungskreises, der
in dem Wiederholer gemäß F i g. 2 verwendet wird.
In F i g. 1 ist ein Multiterminaldatenkommunikationssystem
100 dargestellt Eine Vielzahl von Datenterminalen
102,104,106 und 108 sind an verschiedenen Orten
von einer Zentraleinheit 110 entfernt angeordnet. Die Terminale können z. B. elektronische Registrierkassen,
elektronische Übertragungsvorrichtungen oder andere periphere Vorrichtungen sein, in denen digitale
informationen erzeugt werden können, die zu der Zentraleinheit übertragen werden und wobei von der
Zentraleinheit Informationen über eine Übertragungsleitung 114 an die Terminate gelangen. Die Zentraleinheit
110 kann z.B. einen Rechner enthalten. Die in F i g. 1 bezüglich der Anzahl dargestellten Terminale
und ihrer örtlichen Anordnung dienen lediglich als Beispiel. Ein Wiederholer 112 überträgt Daten, die in
den verschiedenen Terminalstellen erzeugt wurden über eine gemeinsame Sammelleitung 114 zu der Zentraleinheit
110, nachdem eine Retaktierung vorgenommen wurde, während ein Wiederholer 116 die in der
Zentraleinheit 110 erzeugten Daten nach einer Retaktierung an die Terminale überträgt. In jedem Wiederholer
ist ein Zeitregenerierungskreis zur Retaktierung der Daten vorgesehen, die an diesen angelegt werden,
wonach eine Wiederaussendung der Daten entweder zu der Zentraleinheit 110 oder zu einem bestimmten
Terminal erfolgt Der Zeitwiedergewinnungskreis 118 ist im Zusammenhang mit dem Wiederholer 112
beschrieben und der zugeordnete Empfänger 120 und der zugeordnete Übertrager 122 wird hier nicht iir>
Detail beschrieben. Allgemein gesagt erfolgt eine Retransmission durch den Wiederholer 112 in einem
40-Bit-phasenmodulierten in dem die Zeichen (einschließlich der Vorlaufzeichen und Synchronis&tionszeichen)
codiert sind in asynchroner Weise innerhalb von Zeitintervallen zwischen 40 und 100 Mikrosekunden mit
einer Übertragungsrate von 1,25 Megabit pro Sekunde. Unter einem Phasenmodulationscode wird ein Code
verstanden, in dem binäre »0« und »1« durch Signalübergangspegel dargestellt werden, die von
einem ersten nach einem zweiten Pegel und von einem zweiten Pegel zu einem dritten Pegel wechseln.
Der Wiederholer 116 wird nun mit dem diesem zugeordneten Zeitregenerierüngsicreis J24 sowie dem
zugeordneten Empfänger 126 und dem zugeordneten Übertrager 128 im Detail beschrieben. Letztere
ermöglichen einen fortlaufenden Empfang, eine Retaktierung und eine Zurücksendung der <n dem Phasenmodulationscode
modulierten Daten von der Zentraleinheit 110 zu den Terminalen.
Der Wiederholungskreis 116 ist in F i g. 2 dargestellt
Daten mit einer geeigneten Übertragungsfrequenz von z. B. 1,25 MHz werden von der Zentraleinheit 10
kommend über die Leitung 111 einem Amplitudenentzerrerkreis 200 zugeführt Der Amplitudenentzerrerkreis
200 wird im Zusammenhang mit F i g. 6 im Detail beschrieben. Er kompensiert die Frequenzverzerrungscharakteristik
der Übertragungsleitung und enthält ein TiefpaBfilter zur Reduzierung des Hochfrequenzstörbandes.
Die am Ausgang des Entzerrers 200 auftretenden amplitudenmäßig entzerrten Datenwellenformen in
dem Phasenmodulationscode werden einem Nullübergangsdetektor zugeleitet, der z. B. ein Differentialvergleicher
202 sein kann und der über eine Leitung 203 eine Null-Volt-Bezugsspannung erhält und dessen
Ausgang jeweils umgeschaltet wird, wenn die bipolaren Eingangssignale vom Entzerrer 200 den Nullreferenzpegel
überqueren. Das Vergleichereingangssignal ist vorzugsweise auf einen entsprechenden Pegel gebracht,
so daß eine geeignete Zwischenverbindung von dem Vergleicherausgang und der TTL (Transistor-Transistor-Logik),
an die der Ausgang geschaltet ist, möglich wird. Des weiteren wird dadurch ein Sperrschwellenwertpegel
gebildet, der eine Immunität gegen Hintergrundstörungen bewirkt.
Während des Betriebs ist der Zeitwiedergewinnungskreis mit einer digitalen Phasensperrschleife verbunden,
in der die Datenübergänge mit synchronisierten Zeitsignalen verglichen werden, wobei eine Phascntaktregulierung
in kontinuierlicher Weise stattfindet, so daß eine minimale Zeitabweichung zwischen den beiden
Signalen erreicht wird. Dadurch erfolgt eine Kompensierung eines jeglichen Phasenfehlers und der Bitverschiebungen
in den ankommenden Daten.
Der Ausgang des Vergleichers 202 wird in dem Differentiator 204 differenziert und dessen Ausgang
wird zur Triggerung eines monostabilen Multivibrators 206 verwendet, dessen Periode drei Viertel einer
Bitperiode (600 Nanosekunden) beträgt. Die Triggerimpulse zur Steuerung des Multivibrators 206 sind
koinzident mit den festgestellten Nullübergängen, während die Impulsdauer des digitalen Multivibratorausgangs
ausreichend ist, um nichtsignifikante Übergänge in den Daten, die moduliert sind, auszublenden. Ein
20-MHz-Geräteoszillator 208 ist mit einem Frequenzteiler verbunden, der eine Frequenzteilersteuervorrichtung
212 und einen Frequenzteiler 210 enthält. Die Flanken der am Multivibrator 206 auftretenden Impulse
und die bereits frequenzgeteilten Ausgangssignale auf der Leitung 211 werden beim Starten eines Differenzzählers
214 verglichen bezüglich der Vorderkante der Multivibratorausgangssignale. Die Zählung des Differenzzählers
214 wird mit den Vorderflanken der synchronen Taktimpulse gestoppt. Der Differenzzähler
214 erzeugt digitale Zählsummen, die übereinstimmen mit der Spitzenverschiebung oder dem Phasenfehler der
Datenzeitsteuersignale in bezug auf die örtliche Taktsteuerung. Der Differenzzählerausgang wird abgetastet,
um die Anzahl von 20-MHz-Taktimpulsen zu bestimmen, die zwischen den beiden vorangehend
erwähnten Vorderkanten auftreten. Dies geschieht durch Abtastung der Tore 216 und 2J8. Wenn die
Differenz (das ist die Anzahl der gezählten 20-MHz-Taktimpulsc)
kleiner als zwei Zählungen (50 bis 100 Nanosekunden) ist, erfolgt keine Korrektur des
Frequenzteilers 210. Wenn jedoch die Impulszählung größer als zwei, aber kleiner als acht Zählungen ist (100
bis 400 Nsri.-sekunden), wird ein Extra-Impuls an den
Frequenzteiler 210 geliefert und es erfolgt eine Steuerung der Addition-Subtraktion-Logik 220. Durch
diese erfolgt die Erzeugung eine zusätzlichen Impulses in dem Steuerkreis 212, wodurch ein zusätzlicher Impuls
erzeugt wird. Dadurch wird eine Vorverschiebung der Frequenzteilerausgangssignalkante um 50 Nanosekunden
bewirkt. Wenn die Differenzzählung größer als acht Zählungen (400 Nanosekunden) ist, werden durch ein
Abtast-Tor 218 die Addition-Subtraktion-Logik 220, eine Serie von NAND-Toren und die Steuerschaltung
212 wirksam und es wird ein Impuls von dem Frequenzteiler 210 abgezogen, so daß die Synchrontaktkante
um 50 Nanosekunden langsamer wird. Die vorangehend beschriebene Technik bewirkt, daß fortlaufend
der Differenzzählerausgang auf einem Wert von weniger als zwei Zählungen des 20-MHz-Takts gehalten
wird. Der maximal mögliche Fehler, der durch die Differenz zwischen den Vorderflanken dargestellt wird,
ist 400 Nanosekunden für den Fall, daß der Frequenzteilerausgang und die Datensignale um 180° von der
Phase wegliegen. Dies würde eine 8-Bit-Periode erfordern, um eine Minimisierung der Differenz
zwischen den entsprechenden Führungskanten zur Resynchronisierung des Frequenzteilers zu bewirken,
da 400:50=8 ist. Der Frequenzteiler 210 mit einem Ausgang von 1,25 MHz ist mit dem Differenzzähler 214
gekoppelt Ein anderer Ausgang des Frequenzteilers 210 liefert eine Frequenz von 2,5 MHz und ist mit dem
Datenresynchronisationskreis 224 verbunden, der den Datenausgang vom Vergleicher 202 mit einer zeitkorrigierten
Taktfrequenz zu dem Sender 128 taktet, in dem die Daten invertiert werden und transformatorgekoppelt
auf die Übertragungsleitung zur Übertragung zu den Datenterminals gegeben werden.
Im folgenden werden die Wellenformen der F i g. 3A bis 3H beschrieben. Die verschiedenen Wellenformen,
die durch Hinzufügung eines Impulses an den Frequenzteiler 210 erzeugt wurden, sind dargestellt. Die
Wellenformen der Fig.4A bis 4H wurden durch Subtraktion eines Impulses im Frequenzteiler 210
erzeugt
Zunächst wird der zusätzliche Vorgang betrachtet. F i g. 3A zeigt die 20-MHz-Taktimpulse, F i g. 3B zeigt
den Ausgang des monostabilen Multivibrators 206. Die Führungskante 152 des ersten digitalen Multivibratorausgangsimpulses,
der in Fig.3B gezeigt ist, ist um 175 Nanosekunden außerhalb der Synchronisation mit
der Führungskante 154 des 1,25MHz Frequenzteilerausganges,
der in Fig.3H gezeigt ist Dies ergibt sich
aus einer Bedingung, in der mehr als zwei von den 20-MHz-Taktimpulsen von Fig.3A in dem Differenzzähler
214 gezählt werden. Wie aus der Zeichnung ersichtlich ist können dies z. B. drei gezählte Taktimpulse
sein. Dadurch wird der Zähler-Zwei-Kreis 216 so
wirksam gemacht der den ersten in F i g. 3C gezeigten Impuls erzeugt welcher immer entsteht, wenn mehr als
zwei 20-MHz-Taktimpulse gezählt werden. Es wird ein Signal für den Additionsteil des Addition-Subtrationskreises,
wie in Fig.3D gezeigt ist durch den Zähler-Zwei-Kreis 216 erzeugt wodurch bewirkt wird,
daß ein Extra-Impuls 156 in den Frequenzteiler eingesetzt wird, was aus Fig.3E hervorgeht Der
Impulszug des Frequenzteilers wird durch zwei geleilt,
wie in Fig. 3F dargestellt ist. Der Extra-Impuls bewirkt
eine Vorverschiebung des ?.5 MHz-Retaktierungssignals um 50 Nanosekunden, was F i g. 3G zeigt Die
zweite Führungskante 158 des monostabilen Multivibratorausganges (Fig.3B) und die zweite Führungskante
160 des 1,25MHz Frequenzteilerausganges (Fig.3M)
sind noch 125 Nanosekunden aus der Phase. Somit wird die vorangehend beschriebene Arbeitsweise wiederholt,
indem ein zweiter Extra-Impuls 162 (F i g. 3E) wiederum eine Vorverschiebung des 2,5-MHz-Retaktierungssignals
um weitere 50 Nanosekunden bewirkt Die nächste Führungskante 164 des monostabilen Multivibrators ist
somit nur noch 75 Nanosekunden aus der Phase in bezug zur Führungskante 166 des 1,25-MHz-Frequenzteilerausganges
(Fig.3H) und somit wird ein dritter Extra-Impuls 168 hinzugefügt (Fig.3E) durch Setzen
des Zähler-Zwei-Kreises. Wie nun ersichtlich ist erfolgt eine Retaktierung gradweise, bis die Relaktierungssignale
mit den Datenübergängen synchronisiert sind und keine weitere Korrektur (zur Vorverschiebung des
Frequenzteilerausganges) erforderlich ist
Als nächstes wird der Subtraktionsvorgang unter Bezugnahme auf die Wellenformen in den F i g. 4A bis
4E beschrieben. F i g. 4A zeigt wiederum den 20-MHz-Taktimpuls. Die erste Führungskante 172 des Multivibrator-
206-Ausganges (Fig.4B) schaltet den Differenzzähler
214 ein und mehr als acht 20-MHz-Zählungen infolge der abliegenden Synchronisation in bezug
zur nächsten 1,25-MHz-Frequenzteilerführungsflanke
174(Fi g. 4H) gegenüber der Führungskante, die durch
die Strichelung gekennzeichnet ist werden festgestellt Somit werden dreizehn 20-MHz-Impulse gezählt was
besagt, daß der Phasenfehler 175 Nanosekunden beträgt Somit wird der »Größer-als-acht-Zählungen«-
Kreis 218 gesetzt, da mehr als acht Zählungen (F i g. 4C) durchgeführt wurden. Der Kreis 218 erzeugt einen
Subtraktionsimpuls (Fig.4D), wodurch bewirkt wird,
daß der Steuerkreis 212 eine Modifizierung des Frequenzteilereinganges verursacht was in Fig.4E
durch den Modifizierungsimpuls 176 dargestellt ist der korrespondiert mit der Reduzierung eines Impulses, der
an den Frequenzteiler 210 geliefert wird. Nachdem im Zurücktaktierungskreis 225 eine Teilung durch zwei
durchgeführt wurde, werden die 23-MHz-Rücktaktierungsimpulse von Fig.4G und die 1,25-MHz-Taktimpulse
von F i g. 4H um 50 Nanosekunden verringert so daß der neue Phasenfehler 125 Nanosekunden beträgt
Die nächste Multivibratorführungskante 177 ist in F i g. 4B gezeigt Ein zusätzlicher Modifizierungsimpuls
178 wird wiederum an den Frequenzteilereingang geliefert Dadurch hat die Führungskante des dritter
monostabilen Multivibratorausgangsimpulses 180 vor F i g. 4B nur noch einen Phasenfehler von 75 Nanosekunden.
Wie ersichtlich ist wird beim Erreichen eine« Fehlers von kleiner als 50 Nanosekunden (zwei
20-MHz-Taktimpulse) keine weitere Korrektur mehl vorgenommen, es sei denn, die Daten und dei
Frequenzteilerausgang laufen wieder aus dem Synchronismus heraus.
In Fig.6 ist ein geeigneter Entzerrer 200 und eir
Differentialvergleicher 202 gezeigt Datensignale werden von einer Übertragungsleitung kommend übei
einen Transformator 302 gekoppelt und in einer Transistoremitterfolger 304 gepuffert und anschließen
in einem Bandpaßfilter 306 gefiltert und ainplitudenent
zerrt Spannungsschutzdioden 308 und 310 schützen der
Vergleicher 312 von extremen Eingangsspannungen
Wie vorangehend bereits erwähnt wurde, wird der Eingang des Vergleichers 312 vorgespannt, was
gegenüber Störungen einen Schutzschwellenwert bietet. Die Nuli-Volt-Referenzspannung des Differentialvergleichers
312 ist geerdet, so daß eine Nullübergangs- ■>
erkennung der bipolaren Eingangssignale ermöglicht wird und ein Ausgangssignal erzeugt wird, das über die
Leitung 314 dem Differentiator 204 und dem Datenref aktierer 224 zugeleitet wird.
Die F i g. 5A und 5B zeigen zusammen eine geeignete, ι ο
im Detail dargestellte logische Darstellung des Kreises, der im Zusammenhang mit F i g. 2 beschrieben wurde.
Die beiden Figuren bilden durch Aneinanderfügen der stark gestrichelten Linie eine gemeinsame Schaltung. Es
versteht sich, daß im Zusammenhang mit dem erfindungsgemäßen Prinzip auch andere logische
Schaltungen verwendet werden können und der hier beschriebene Schaltkreis nur als beispielhafte Erläuterung
anzusehen ist, die besonders für die erfindungsgemäße Ausführung geeignet ist Der Vergleicherausgang
wird über die Leitung 314 mit dem Differentiator 204 gekoppelt, der ein D-Flipflop 402 enthält, welches ein
Paar komplementärer Ausgänge aufweist, die mit einem Paar Invertern 404 und 406 in entsprechender Weise
verbunden sind. Die Ausgänge der Inverter bilden die beiden Eingänge zu einem Zwei-Eingang-N AN D-Tor
408. Der Ausgang des NAND-Tores 408 triggert den 3/4-Bit-(600 Nanosekunden)digitalmultivibrator 206, der
ein D-Flipflop 410 enthält, welches an den NAND-Torausgang gekoppelt ist Der Löschausgang des Flipflops
410 (clear) ist mit dem Ausgang eines NAND-Tores 412
verbunden. Vier weitere D-Flipflops 414, 416, 418 und 420 liefern die 600-Nanosekundenzeit und dienen als
Eingang für das NAND-Tor 412. Der Rücksetzeingang (reset) zu den vier zusätzlichen Flipflops wird beliefert
durch den Ausgang des Flipflops 410 über die Leitung 443. Ein 20-M Hz-Oszillator 422 ist mit dem Differenzzähler
214 über ein Puff er-N AN D-Tor 427 gekoppelt und der Frequenzteilersteuerkreis 212 und der Frequenzteiler
210 liegen an der Leitung 442, wobei in dieser die 20-MHz-Takte auf 1,25-MHz-Takte heruntergeteilt
werden. Der Steuerkreis 212 enthält ein Paar D-Flipflops 428 und 430 und ein Paar Zwei-Eingangs-NAND-Tore
432 und 434. Der Frequenzteiler 210 enthält drei D-Flipflops 436, 438 und 440. Die
Multivibratorausgangsimpulsführungsflanken und die Synchronisationstaktflanken werden verglichen, wie
vorangehend beschrieben wurde, indem der Differenzzähler 214 gestartet wird, mit der Multivibratorsignalführungskante.
Das Stoppen der Zählung erfolgt mit dem 1,25-MHz-FrequenzteiIerführungskantenimpuls.
Der Differenzzähler 214 weist die vorangehend beschriebenen Ausgänge auf. die mit den Leitungen 443
und 426 verbunden sind.
Der Differenzzähler 214 enthalt ein Vier-Bitzählermodul 446. Die Zählersteuerung wird durch eine Serie
von D-Flipflops 448,450,452,454,456 und 458 gebildet
Die Ausgänge der Flipflops 456 und 458 sind in der dargestellten Weise mit NAN D-Toren 460 und 462
verbunden. Der Ausgang des NAND-Tores 460 wird in einem Inverter 464 invertiert, der mit dem Flipflop 452
gekoppelt ist. Die Differenzzählerausgänge von dem Zählermodul 446 werden in Invertern 466 und 468
invertiert, mit dem Ausgang des Inverters 468 an den »Zähler-Zwei-Kreis« 216 von F i g. 2 angelegt, der ein
D-Flipflop 470 enthält und der Ausgang des Inverters 466 mit dem »Zähler-Acht-Kreis« 218 von Fig.2
verbunden, der ein D-Flipflop 472 enthält.
Der Ausgang des Flipflops 470 ist mit dem Impulsadditionsteil des Addition-Subtraktion-Logikkreises
220 verbunden, während der Ausgang des Flipflops 472 mit dem Impulssubtraktionsteil des
Addition-Subtraktion-Logikkreises 220 verbunden ist. Der Addition-Subtraktion-Logikkreis 220 enthält ein
Paar NAN D-Tore 474 und 476. Die NAND-Tore 474
liefern auf einer Leitung 478 ein Ausgangssignal, wenn ein Impuls an den 10-MHz-Frequenzteiler hinzugefügt
werden soll, und das NAND-Tor 476 erzeugt einen Ausgangsimpuls auf einer Leitung 480, wenn ein Impuls
von dem 10-MHz-Frequenzteilertreiber abgezogen
werden soll. Das »Additionsimpuls«-Signa! auf der Leitung 478 wird der Zählersteuerung zugeführt und
dient als Signal für einen Eingang zum NAND-Tor 462, während das »Subtraktionsimpuls«-Signal auf der
Leitung 480 der Zählersteuerung zugeführt wird und einem anderen Eingang des NAND-Tores 462 zugeleitet
wird, der bewirkt, daß ein Subtraktionsunterdrükkungsimpuls
erzeugt wird, daß der zusätzliche Rücksetzimpuls erzeugt wird oder wenn ein Nichtkorrekturimpuls
erzeugt wird, bewirkt, daß der 10-MHz-Frequenzteilertreiber
unverändert bleibt
Der 2,5-MHz-Retaktierungssteuersignalausgang des Flipflops 438 in dem Frequenzteiler 210 ist mit dem
Datenzeitregenerierungskreis 224 verbunden. Der Zeitregenerierungskreis 224 enthält ein D-Flipflop 482. Die
Eingangstastung wird durch einen Inverter 484 gebildet und durch aufeinanderfolgende Tore 486 und 488. Die
Ausgänge der Flipflops 440 und 438 sind mit den Eingängen des NAND-Tores 486 verbunden. Die
1,25-MHz-Daten werden dem Flipflop 482 von dem Flipflop 402 zugeführt und zeitlich durch den Zeitregenerierungskreis
224 zur Übertragung über die Leitung 490 zum Sender 128 regeneriert
In Fig.7 ist ein Sender 128 gezeigt, der für die
Rückübertragung der regenerierten Daten auf der dargestellten Übertragungsleitung geeignet ist Eingehende
zeitlich regenerierte Daten gelangen in das Eingangsnetzwerk 500. Sie werden in einem Verstärker
pegelkonvertiert. Der Verstärker enthält Transistoren 502 und 504, denen ein Paar Transmittertreiber
nachgeschaltet sind, die aus den Transistoren 506 und 508 sowie 510 und 512 bestehen. Die pegelkonvertierten
Daten werden über einen Übertrager 514 auf eine Übertragungsleitung gegeben, die zwischen den Sender
und die Terminale geschaltet ist. Die Vorspannung wird in herkömmlicher Weise durch die dargestellten
Widerstandsnetzwerke gebildet
Hierzu 8 Blatt Zeichnungen
Claims (4)
1. Wiederholungsvorrichtung zum Empfang und zur Übertragung von Datensignalen mit Empfangsvorrichtungen für Eingangsdatensignale und zur
Lieferung von Zeitsteuersignalen, die die Zeitsteuerung der genannten Eingangsdatensignale repräsentieren
und mit Taktsignalerzeugungsvorrichtungen zur Erzeugung von Taktsignalen, gekennzeichnet
durch Frequenzteilervorrichtungen (210, 211), die mit den genannten Taktsignalerzeugungsvorrichtungen
(208) verbunden sind und Retaktierungssignale erzeugen; Zählervorrichtungen (214),
die mit den genannten Frequenzteilervorrichtungen (210, 212), den Taktsignalerzeugungsvorrichtungen
(208) und den Empfangsvorrichtungen (200,202,203,
204, 206) verbunden sind, so daß die genannten Taktsignale gezählt werden, um eine Zählsumme zu
bilden, die ein Maß für die Phasendifferenz zwischen den genannten Taktsteuersignalen und den Teilerausgangssignalen
an einem Ausgang der genannten Frequenzteilervorrichtungen (210, 212) darstellt;
Übertragungsvorrichtungen (224, 128), die mit den genannten Frequenzteilervorrichtungen und der
genannten Empfangsvorrichtung in der Weise verbunden sind, daß Datensignaie übertragen
werden, deren Zeitsteuerung von den genannten Retaklierungssignalen abhängt; Logikvorrichtungen
(216, 218, 220), die mit den Zählervorrichtungen (214) und den genannten Frequenzteilervorrichtungen
(210, 212) verbunden sind, um eine Steuerung der Frequenzteilervorrichtung (210, 212) in Abhängigkeit
von den genannten Zählsummen in der Weise zu steuern, daß eine Synchronisierung der
Zählerausgangssignale und der genannten Zeitsteuersignale bewirkt wird.
2. Wiederholungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die genannte Frequenzteilervorrichtung
einen Frequenzteiler (210) und Frequenzteilersteuervorrichtungen (212) enthält,
die mit den genannten Logikvorrichtungen (216, 218, 220) und den genannten Taktsignalerzeugungsvorrichtungen
(208) verbunden sind, daß die Frequenzteilersteuervorrichtung (212) frequenzgeteilte
Eingangssignale von den genannten Taktsignalen an den Frequenzteiler (210) liefert und daß ein
zusätzliches Frequenzteilereingangssignal erzeugt wird, wenn die Zählsumme in der Zählervorrichtung
(214) zwischen einem ersten und einem zweiten vorbestimmten Wert liegt und daß ein kleineres
Frequenzteilereingangssignal geliefert wird, wenn die Zählsumme der genannten Zählervorrichtung
(214) größer als der zweite vorbestimmte Wert ist.
3. Wiederholungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die genannten Logikvorrichtungen
erste (216) und zweite (218) bistabile Vorrichtungen enthalten, die gesetzt werden, wenn
die Zählung der Zählervorrichtung (214) den ersten und zweiten vorbestimmten Wert in entsprechender
Weise erreicht und daß Torschaltungen (220) mit der ersten und zweiten bistabilen Vorrichtung (216,218)
verbunden sind.
4. Wiederholungsvorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
daß das Eingangssignal in Form eines in einer Phasenmodulationscodierung vorliegenden Datensignal*
empfangen wird, in dem signifikante und
niehtsignifikante Übergänge enthalten sind und daß die Empfangsvorrichtungen eine Nullübergangserkennungsvorrichtung
(202) enthalten, durch die Übergänge in den Dateneingangssignalen erkannt
werden und daß ein Differentiator (204) mit der Nulldetektorübergangsvorrichtung verbunden ist
und Übergangsimpulssignale erzeugt, die mit den erkannten Übergängen korrespondieren und daß
eine monostabile Multivibratorschaltung (206) mit dem genannten Differentiator (204) verbunden ist,
wobei die Multivibratorschaltung (206) eine unstabile Zeitperiode mit einer Dauer aufweist, die so
bemessen ist, daß der Multivibrator (206) die genannten Zeitsteuersignale in Reaktion auf die
Übergangsimpulssignale, die von den signifikanten Übergängen abgeleitet werden, erzeugen kann.
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US4375693A (en) * | 1981-04-23 | 1983-03-01 | Ford Aerospace & Communications Corporation | Adaptive sweep bit synchronizer |
US4375694A (en) * | 1981-04-23 | 1983-03-01 | Ford Aerospace & Communications Corp. | All rate bit synchronizer with automatic frequency ranging |
GB2199469A (en) * | 1986-12-23 | 1988-07-06 | Philips Electronic Associated | Clock signal generator |
US4841551A (en) * | 1987-01-05 | 1989-06-20 | Grumman Aerospace Corporation | High speed data-clock synchronization processor |
FR2616024B1 (fr) * | 1987-05-26 | 1989-07-21 | Quinquis Jean Paul | Systeme et methode de controle de flux de paquets |
US4815109A (en) * | 1987-06-25 | 1989-03-21 | Racal Data Communications Inc. | Sampling clock synchronization |
US5440594A (en) * | 1993-12-09 | 1995-08-08 | Bell Communications Research, Inc. | Method and apparatus for joint optimization of transmitted pulse shape and receiver timing in digital systems |
TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
US5557224A (en) * | 1994-04-15 | 1996-09-17 | International Business Machines Corporation | Apparatus and method for generating a phase-controlled clock signal |
US5663992A (en) * | 1996-03-14 | 1997-09-02 | Trimble Navigation Limited | Method and apparatus for correction of GPS carrier phase measurement |
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JP2002027633A (ja) * | 2000-07-07 | 2002-01-25 | Development Bank Of Japan | 二線式配線ケース |
GB0111300D0 (en) | 2001-05-09 | 2001-06-27 | Mitel Knowledge Corp | Method and apparatus for synchronizing slave network node to master network node |
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US9660719B2 (en) * | 2014-11-17 | 2017-05-23 | Honeywell International Inc. | Minimizing propagation times of queued-up datalink TPDUs |
US9998360B2 (en) | 2014-11-17 | 2018-06-12 | Honeywell International Inc. | Minimizining message propagation times when brief datalink interruptions occur |
WO2017189796A1 (en) * | 2016-04-29 | 2017-11-02 | Megachips Technology America Corporation | Data transmission method and data transmission system |
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US11038511B2 (en) | 2017-06-28 | 2021-06-15 | Analog Devices International Unlimited Company | Apparatus and methods for system clock compensation |
US10749535B2 (en) | 2017-06-28 | 2020-08-18 | Analog Devices, Inc. | Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter |
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