DE3442613C2 - - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Description
Die Erfindung betrifft eine Synchronisierstufe gemäß dem
Oberbegriff des Patentanspruchs 1.
Bei der digitalen Übertragungstechnik werden als Übertragungsstrecke
Leitungen, Lichtwellenleiter und Richtfunkstrecken
verwendet, über die digitalisierte Analogsignale
sowie Daten übertragen werden. Zur Verbindung
von weit auseinanderliegenden Punkten müssen mehrere
Übertragungsstrecken hintereinander geschaltet werden,
wobei die einzelnen Übertragungsstrecken durch sogenannte
Regenerierverstärker verbunden sind. Die Regenerierverstärker
dienen dazu, daß auf der ankommenden Übertragungsstrecke
empfangene Signal in seiner Form zu regenerieren,
auf eine vorbestimmte Signalstärke zu verstärken,
und auf der abgehenden Übertragungsstrecke auszusenden
Aus der DE-AS 26 32 165 ist eine Schaltungsanordnung zum
Regeln der Folgefrequenz von Taktimpulsen eines Datensignals
bekannt. Hierbei wird in einer Differenzstufe
ein dem Vorzeichen der Differenz zwischen dem Datensignal
und einem Sollwertsignal zugeordnetes erstes Signal
erzeugt. Weiter ist eine zweite Vergleichsstufe vorgesehen,
die zu jedem Abtastzeitpunkt den Momentanwert des
Sollwertsignals mit einem Bezugspotential vergleicht. Es
wird dabei ein zweites, dem Vorzeichen der Differenz entsprechendes
Signal gebildet und an ein Verzögerungsglied
gegeben. In einer Multiplizierstufe werden das erste
Signal und das verzögerte zweite Signal multipliziert.
Es ist allgemein üblich, die digitalen Signale mit einer
begrenzten Bandbreite auf die Übertragungsstrecke zu geben.
Aufgrund der Bandbegrenzung entsteht in Abhängigkeit
von der Bitrate einer binären Datenfolge am empfangsseitigen
Ende der Übertragungsstrecke eine binäre oder eine
biternäre Datenfolge. Im folgenden wird der Fall betrachtet,
daß der Regenerierverstärker über die Übertragungsstrecke
eine biternäre Datenfolge empfängt.
Die biternäre Datenfolge nimmt abwechselnd, bezogen auf
eine Nullinie, vier verschiedene Amplitudenwerte an.
Dies sind ein maximaler positiver und ein maximaler
negativer Amplitudenwert, sowie ein positiver und ein
negativer Amplitudenwert. Die beiden letzteren Werte
sind deutlich geringer als der maximale positive bzw.
negative Amplitudenwert. Die biternäre Datenfolge weist
lange und kurze Flanken auf, wobei eine lange Flanke
einen maximalen und einen minimalen Amplitudenwert
miteinander verbindet und eine kurze Flanke einen maximalen
positiven bzw. maximalen negativen Amplitudenwert
mit einem negativen bzw. positiven Amplitudenwert verbindet.
Die Steilheit dieser Flanken ist abhängig von
der Bitrate der biternären Datenfolge.
Aufgrund der Dämpfung auf der Übertragungsstrecke sind
die Flanken der biternären Datenfolge verjittert, das
heißt, sie bilden beispielsweise bei der Darstellung
auf einem Oszillographen keine schmale Linie, sondern
eine verbreiterte. Um im Regenerierverstärker aus der
empfangenen biternären Datenfolge wieder die ursprüngliche
binäre Datenfolge regenerieren zu können, muß aus der
ankommenden biternären Datenfolge der Bittakt zurückgewonnen
werden.
Es ist denkbar, die biternäre Datenfolge auf ihrer
Nullinie abzutasten, und dadurch Synchronisierimpulse zur
Regenerierung des Bittaktes zu gewinnen. Dieses Verfahren
liefert bei langen Flanken der biternären Datenfolge ein
fast exaktes Ergebnis, nicht aber bei den kurzen Flanken.
Diese sind nämlich stark verjittert. Es ist weiter denkbar,
die biternäre Datenfolge mit Schwellwertverstärkern abzutasten,
deren Schwellwerte etwa in der Mitte zwischen
dem maximalen positiven Amplitudenwert bzw. dem maximalen
negativen Amplitudenwert und der Nullinie liegen. In beiden
Fällen sind die Ergebnisse ungenau, da, wie schon ausgeführt,
die Flanken von der Form der binären Datenfolge,
das heißt vom Datenstrom abhängig sind.
Der Erfindung liegt die Aufgabe zugrunde, eine
Synchronisierstufe anzugeben, mit der aus einer
biternären Datenfolge ein Synchronisiersignal gewonnen
wird, das unabhängig von der Verjitterung und dem
Datenstrom der biternären Datenfolge ist.
Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch
1 angegebenen Merkmale gelöst.
Im folgenden wird die Erfindung anhand eines in der
Zeichnung dargestellten Ausführungsbeispieles erläutert.
Dabei zeigt
Fig. 1 einen Regenerierverstärker mit der erfindungsgemäßen
Synchronisierstufe, und
Fig. 2 einige Impulsfolgen auf Leitungen der erfindungsgemäßen
Synchronisierstufe.
In Fig. 1 ist ein Regenerierverstärker R dargestellt, der
von einer Übertragungsstrecke ÜS eine biternäre Datenfolge
TD empfängt, und an eine Datensenke DS eine binäre
Datenfolge BD abgibt. Die Übertragungsstrecke ÜS kann
beispielsweise ein Lichtwellenleiter sein. Die Datensenke
DS kann beispielsweise ein Fernschreiber oder eine
weitere Übertragungsstrecke sein. Der Regenerierverstärker
R enthält die erfindungsgemäße Synchronisierstufe S,
einen Taktgenerator TG, einen Regenerator RG und zwei
Inverter I 1, I 2.
Die Synchronisierstufe S enthält einen ersten, einen
zweiten und einen dritten Komparator K 1, K 2, K 3, erste,
zweite und dritte Verzögerungsstufen V 1, V 2, V 3, ein
erstes und ein zweites UND-Verknüpfungsglied UD 1, UD 2,
ein ODER-Verknüpfungsglied OD und eine Pulsformerstufe
PF.
Die von der Übertragungsstrecke ÜS abgegebene biternäre
Datenfolge TD liegt am nicht invertierenden Eingang des
ersten Komparators K 1, über die zweite Verzögerungsstufe
V2 am nicht invertierenden Eingang des zweiten Komparators
K 2, und am invertierenden Eingang des dritten Komparators
K 3 an. An den jeweils anderen Eingängen der
Komparatoren K 1 bis K 3 liegt eine erste, zweite und
dritte Referenzspannung UR 1 bis UR 3 an. Mit den Eingängen
des ersten UND-Verknüpfungsgliedes UD 1 sind die Ausgänge
des ersten und des zweiten Komparators K 1, K 2 direkt und
der Ausgang des dritten Komparators K 3 über die dritte
Verzögerungsstufe V 3 verbunden. Mit den Eingängen des
zweiten UND-Verknüpfungsgliedes UD 2 sind die Ausgänge des
zweiten und des dritten Komparators K 1, K 2 direkt und der
Ausgang des ersten Komparators K 1 über die erste Verzögerungsstufe
V 1 verbunden. Der Ausgang des zweiten
Komparators K 2 ist hierbei mit einem invertierenden
Eingang des zweiten UND-Verknüpfungsgliedes UD 2
verbunden. Die Ausgänge der beiden UND-Verknüpfungsglieder
UD 1, UD 2 sind über das ODER-Verknüpfungsglied
OD mit der Pulsformerstufe PF verbunden.
Die Pulsformerstufe PF, die ein Synchronisiersignal SS
abgibt, ist beispielsweise durch eine monostabile Kippstufe
realisiert, die bei einer ansteigenden Flanke einen
kurzen positiven Impuls mit einer Impulsdauer T abgibt.
Das von der Impulsformerstufe PF abgegebene Synchronisiersignal
SS liegt am Taktgenerator TG an. Der Taktgenerator
TG enthält einen Oszillator OS und eine Phasenregelschleife
PR. Der Oszillator OS des Taktgenerators TG gibt eine
Taktimpulsfolge TF ab. Durch das Synchronisiersignal SS
wird über die Phasenregelschleife PR , die beispielsweise
durch eine PLL-Regelung realisiert ist, die Taktimpulsfolge
TF synchronisiert.
Weiter sind die Ausgänge des ersten und des dritten Komparators
K 1, K 3 über jeweils einen Inverter I 1, I 2 mit
dem Regenerator RG verbunden. Der Regenerator RG ist
durch ein JK-Flipflop realisiert, wobei der erste Komparator
K 1 über den Inverter I 1 mit dem J-, und der
zweite Komparator K 2 über den Inverter I 2 mit dem
K-Eingang verbunden ist. An einem mit dem entsprechenden
Symbol gekennzeichneten Takteingang des Regenerators RG
liegt die vom Taktgeber TG abgegebene Taktimpulsfolge TF
an. Von einem invertierenden Ausgang Q des Regenerators
RG wird die aus der biternären Datenfolge TD regenerierte
binäre Datenfolge BD abgegeben.
In Fig. 2 sind Impulse auf einigen Leitungen des Regenerierverstärkers
R dargestellt. Diese sind im einzelnen:
in Zeile 1 die von der Übertragungsstrecke ÜS abgegebene
biternäre Datenfolge TD, in Zeile 2 das Ausgangssignal
vom ersten Komparator K 1, in Zeile 3 das Ausgangssignal
der ersten Verzögerungsstufe V 1, in Zeile 4 das Ausgangssignal
der zweiten Verzögerungsstufe V 2, in Zeile 5
das Ausgangssignal des zweiten Komparators K 2, in Zeile
6 das Ausgangssignal des dritten Komparators K 3, in
Zeile 7 das Ausgangssignal der dritten Verzögerungsstufe
V 3, in Zeile 8 das Ausgangssignal der Pulsformerstufe PF,
in Zeile 9 die vom Regenerator RG abgegebene binäre Datenfolge
BD, und in Zeile 10 die vom Taktgenerator TG
abgegebene Taktimpulsfolge TF
Im folgenden wird die Wirkungsweise der in Fig. 1 dargestellten
Synchronisierstufe S auch unter Bezugnahme
auf die Fig. 2 erläutert.
Durch die Komparatoren K 1 bis K 3 sind drei Schwellwertschalter
realisiert, die bei einem Über- bzw. Unterschreiten
der zugehörigen Schwellwerte S 1 bis S 3 durch
die biternäre Datenfolge TD ansprechen, das heißt, ihren
binären Ausgangszustand ändern. Die Schwellwerte S 1 bis
S 3 sind durch die Referenzspannung UR 1 bis UR 3 festgelegt.
Der zweite Schwellwert S 2 entspricht hierbei
der Nullinie der biternären Datenfolge TD, der erste
Schwellwert S 1 liegt etwa in der Mitte zwischen der
Nullinie und dem maximalen Wert, und der dritte Schwellwert
S 3 zwischen der Nullinie und dem minimalen Wert der
biternären Datenfolge TD. Zu Zeitpunkten t 1 bis t 11 (Fig.
2, Zeile 1) erfolgt jeweils ein Ansprechen einer der
Schwellwertverstärker, das heißt der Komparatoren K 1 bis
K 3. Der erste und der zweite Komparator K 1 und K 2 sind
derart beschaltet, daß sie an ihrem Ausgang einen der
logischen 1 entsprechenden Pegel abgeben, solange der
Amplitudenwert der biternären Datenfolge TD den ersten
bzw. zweiten Schwellwert S 1, S 2 nicht unterschreitet. Der
dritte Komparator K 3 ist derart beschaltet, daß er an
seinem Ausgang einen der logischen 1 entsprechenden Pegel
abgibt, solange der Amplitudenwert der biternären
Datenfolge TD den dritten Schwellwert S 3 nicht
überschreitet.
Der erfindungsgemäßen Synchronisierstufe S liegt der Gedanke
zugrunde, daß nur bei langen Flanken, das heißt
bei Flanken zwischen einem minimalen und einem maximalen
Amplitudenwert der biternären Datenfolge TD, durch das Ansprechen
des zweiten Komparators K 2 das Synchronisiersignal
SS abgegeben wird. Eine lange Flanke ist dadurch
gekennzeichnet, daß dem Ansprechen des zweiten Komparators
K 2 ein Ansprechen des ersten bzw. dritten Komparators
K 1, K 3 vorausgeht, und ein Ansprechen des dritten
bzw. ersten Komparators K 3, K 1 nachfolgt.
Die ansteigenden Flanken des Synchronisiersignals SS
sind durch die Zeitpunkte t 2, t 3 , t 4, t 7 und t 10 (Fig. 2,
Zeile 1) bestimmt, zu denen ein Ansprechen des zweiten
Komparators K 2 erfolgt, wobei der Wechsel des
Ausgangssignals des zweiten Komparators K 2 (Fig. 2, Zeile
5) jeweils verzögert um die zweite Verzögerungszeit T 2
erfolgt. Am zweiten Komparator K 2 liegt die biternäre
Datenfolge TD verzögert um die zweite Verzögerungszeit T 2
an. Die zweite Verzögerungszeit T 2 ist derart gewählt,
daß bei einer langen ansteigenden bzw. abfallenden Flanke
der binären Datenfolge TD, beispielsweise einem Ansprechen
des zweiten Komparators K 2 zum Zeitpunkt t 7 bzw. t 10,
innerhalb der zweiten Verzögerungszeit T 2 ein Ansprechen
des ersten bzw. dritten Komparators K 1, K 3 nachfolgt. Die
zweite Verzögerungszeit T 2 darf nicht kleiner sein als
die Zeitdifferenz zwischen dem aufeinanderfolgenden
Ansprechen des ersten und dritten bzw. dritten und ersten
Komparators K 1,K 3 (t 11-t 9 bzw. t 8-t 6 siehe Fig. 2, Zeile
1).
Über die beiden UND-Verknüpfungsglieder UD 1 und UD 2
wird das Ansprechen des zweiten Komparators K 2 nur dann
über das ODER-Verknüpfungsglied OD an die Pulsformerstufe
PF gegeben, wenn an den jeweils beiden anderen Eingängen
der UND-Verknüpfungsglieder UD 1 und UD 2 ein der logischen
1 entsprechender Pegel anliegt. Diese Bedingung ist bei
einer langen Flanke erfüllt, und zwar zum Zeitpunkt t 7+T 2
für das erste UND-Verknüpfungsglied UD 1 (Fig. 2, Zeilen
3, 4, 7) und zum Zeitpunkt t 10+T 2 für das zweite
UND-Verknüpfungsglied UD 2 (Fig. 2, Zeilen 3, 4, 6).
Zum Zeitpunkt t 7+T 2 liegt über die dritte Verzögerungsstufe
V 3 ein der logischen 1 entsprechender Pegel
am ersten UND-Verknüpfungsglied UD 1 an. Die dritte Verzögerungszeit
T 3, und ebenfalls die erste Verzögerungszeit
T 1 sind derart gewählt, daß bei einer langen Flanke
der biterären Datenfolge TD das Ansprechen des
dritten bzw. ersten Komparators K 3, K 1 noch zum Zeitpunkt
t 7+T 2 bzw. t 10+T 2, d. h. zum Zeitpunkt des nachfolgenden
Ansprechens des zweiten Komparators K 2, durch
einen der logischen 1 entsprechenden Pegel am Ausgang
der dritten bzw. ersten Verzögerungsstufe V 1, V 3 ablesbar
ist.
Zum Zeitpunkt t 7+T 2 gibt der Ausgang des ersten Komparators
K 1 einen der logischen 1 entsprechenden Pegel
an das erste UND-Verknüpfungsglied UD 1, so daß zum Zeitpunkt
t 7+T 2 eine ansteigende Flanke F 1 des Ausgangssignals
des zweiten Komparators K 2 vom ersten UND-Verknüpfungsglied
UD 1 über das ODER-Verknüpfungsglied OD an die
Pulsformerstufe PF gegeben wird.
Zum Zeitpunkt t 10+T 2 liegt über die erste Verzögerungsstufe
V 1 ein der logischen 1 entsprechender Pegel am
zweiten UND-Verknüpfungsglied UD 2 an. Zum Zeitpunkt
t 10+T 2 gibt der Ausgang des dritten Komparators K 3
einen der logischen 1 entsprechenden Pegel an das
zweite UND-Verknüpfungsglied UD 1, so daß zum Zeitpunkt
t 10+T 2 eine abfallende Flanke F 2 des Ausgangssignals
des zweiten Komparators K 2 vom zweiten UND-
Verknüpfungsglied UD 2 invertiert als eine ansteigende
Flanke über das ODER-Verknüpfungsglied OD an die
Pulsformerstufe PF gegeben wird.
Durch die ansteigende Flanke F 1 bzw. abfallende Flanke F 2
des zweiten Komparators K 2 zu den Zeitpunkten t 7+T 2 bzw.
t 10+T 2 wird auf Grund der in beiden Fällen vom ODER-Verknüpfungsglied
OD abgegebenen ansteigenden Flanke von der
Pulsformerstufe PF das Synchronisiersignal SS mit der
Impulsdauer T abgegeben. Mit der ansteigenden Flanke des
Synchronisiersignals SS wird die vom Taktgenerator TG
abgegebene Taktimpulsfolge TF (Fig. 2, Zeile 10)
synchronisiert. Zur zeitlichen Anpassung der Taktimpulsfolge
TF an die biternäre Datenfolge TD wird das
Synchronisiersignal SS beispielsweise in einem Schieberegister
verzögert. Dieses Schieberegister ist nicht
dargestellt, da es für die Erfindung von untergeordneter
Bedeutung ist.
Bei der Regenerierung der binären Datenfolge BD (Fig. 2,
Zeile 9) aus der biternären Datenfolge TD wurde angenommen,
daß im Regenerator RG die biternäre Datenfolge
TD über die Komparatoren K 1 und K 3 sowie die
Inverter J 1 und J 2 mit den ansteigenden Flanken der
Taktimpulsfolge TF abgetastet wird.
Bei der zweiten Verzögerungsstufe V 2 handelt es sich
um einen analogen Baustein. Dieser weist gegenüber
digitalen Bausteinen den Vorteil auf, daß die zweite
Verzögerungszeit T 2, insbesondere das Ansprechen des
zweiten Komparators K 2 exakter eingehalten werden.
Die erste und die dritte Verzögerungsstufe V 1,V 3
können durch digitale Bausteine realisiert sein.
Bezugszeichenliste
ÜSÜbertragungsstrecke
DSDatensenke
TGTaktgenerator
PRPhasenregelschleife
OSOszillator
I 1,I 2Inverter
TDBiternäre Datenfolge
BDBinäre Datenfolge
t 1-t 11Zeitpunkte
RRegenerierverstärker
RGRegenerator
TFTaktimpulsfolge
TImpulsdauer
F 1, F 2Flanken
S 1-S 3Schwellwerte
SSynchronisierstufe
SSSynchronisiersignal
V 1-V 3Verzögerungsstufen
T 1-T 3Verzögerungszeiten
K 1-K 3Komparatoren
UR 1-UR 3Referenzspannungen
UD 1,UD 2Und-Verknüpfungsglieder
ODOder-Verknüpfungsglied
PFPulsformerstufe
Claims (2)
1. Synchronisierstufe (S) in einem Regenerierverstärker
(R) auf der Empfangsseite einer Übertragungsstrecke
(ÜS) zur Gewinnung eines Synchronisiersignals
(SS) aus einer biternären Datenfolge (TD) für die
Synchronisation eines im Regenerierverstärker (R)
angeordneten Taktgenerators (TG),
gekennzeichnet durch
einen ersten, einen zweiten und einen dritten, jeweils einem ersten, einem zweiten und einem dritten Schwellwert (S 1 bis S 3) zugeordnete Schwellwertschalter (Komparatoren K 1 bis K 3), wobei nur bei langen Flanken der biternären Datenfolge (TD) pro Flanke ein Ansprechen aller drei Schwellwertschalter erfolgt,
durch eine erste, eine zweite und eine dritte, jeweils den Schwellwertschaltern zugeordnete Verzögerungsstufe (V 1 bis V 3), und durch eine Verknüpfungslogik, die bei einem Ansprechen aller drei Schwellwertschalter pro Flanke das Synchronisiersignal (SS) abgibt, wobei der Zeitpunkt für die Startflanke des Synchronisiersignals (SS) bezogen ist auf den Zeitpunkt, bei dem ein Ansprechen des zweiten Schwellwertschalters, dessen zugehöriger Schwellwert (S 2) der Nullinie entspricht, erfolgt, wobei die zweite Verzögerungsstufe (V 2) eine derartige Verzögerungszeit (T 2) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) einem Ansprechen des zweiten Schwellwertschalters innerhalb der zweiten Verzögerungszeit (T 2) ein Ansprechen des ersten bzw. dritten Schwellwertschalters nachfolgt, und wobei die erste bzw. dritte Verzögerungsstufe (V 1, V 3) jeweils eine derartige erste bzw. dritte Verzögerungszeit (T 1, T 3) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) das Ansprechen des ersten bzw. dritten Schwellwertschalters noch zum Zeitpunkt des nachfolgenden Ansprechens des zweiten Schwellwertschalters am Ausgang der ersten bzw. dritten Verzögerungsstufe (V 1, V 3) ablesbar ist. 2. Synchronisierstufe (SS) nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite Verzögerungsstufe (V 2) ein analoger, dem zweiten Schwellwertschalter vorgeschalteter Baustein ist,
daß die erste und dritte Verzögerungsstufe (V 1, V 3) durch digitale, jeweils dem ersten und dritten Schwellwertschalter nachgeschaltete Bausteine realisiert sind. 3. Synchronisierstufe (SS) nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Verknüpfungslogik ein erstes und ein zweites UND-Verknüpfungsglied (UD 1, UD 2) und ein nachgeschaltetes ODER-Verknüpfungsglied (OD) aufweist, wobei am ersten UND-Verknüpfungsglied (UD 1) die Ausgänge des ersten und zweiten Schwellwertverhaltens direkt und der Ausgang des dritten Schwellwertschalters über die dritte Verzögerungsstufe (V 3) und am zweiten UND-Verknüpfungsglied (UD 2) der Ausgang des ersten Schwellwertschalters über die erste Verzögerungsstufe (V 1), der Ausgang des zweiten Schwellwertschalters invertiert und der Ausgang des dritten Schwellwertschalters direkt angeschaltet sind.
einen ersten, einen zweiten und einen dritten, jeweils einem ersten, einem zweiten und einem dritten Schwellwert (S 1 bis S 3) zugeordnete Schwellwertschalter (Komparatoren K 1 bis K 3), wobei nur bei langen Flanken der biternären Datenfolge (TD) pro Flanke ein Ansprechen aller drei Schwellwertschalter erfolgt,
durch eine erste, eine zweite und eine dritte, jeweils den Schwellwertschaltern zugeordnete Verzögerungsstufe (V 1 bis V 3), und durch eine Verknüpfungslogik, die bei einem Ansprechen aller drei Schwellwertschalter pro Flanke das Synchronisiersignal (SS) abgibt, wobei der Zeitpunkt für die Startflanke des Synchronisiersignals (SS) bezogen ist auf den Zeitpunkt, bei dem ein Ansprechen des zweiten Schwellwertschalters, dessen zugehöriger Schwellwert (S 2) der Nullinie entspricht, erfolgt, wobei die zweite Verzögerungsstufe (V 2) eine derartige Verzögerungszeit (T 2) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) einem Ansprechen des zweiten Schwellwertschalters innerhalb der zweiten Verzögerungszeit (T 2) ein Ansprechen des ersten bzw. dritten Schwellwertschalters nachfolgt, und wobei die erste bzw. dritte Verzögerungsstufe (V 1, V 3) jeweils eine derartige erste bzw. dritte Verzögerungszeit (T 1, T 3) aufweist, so daß bei einer langen Flanke der biternären Datenfolge (TD) das Ansprechen des ersten bzw. dritten Schwellwertschalters noch zum Zeitpunkt des nachfolgenden Ansprechens des zweiten Schwellwertschalters am Ausgang der ersten bzw. dritten Verzögerungsstufe (V 1, V 3) ablesbar ist. 2. Synchronisierstufe (SS) nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite Verzögerungsstufe (V 2) ein analoger, dem zweiten Schwellwertschalter vorgeschalteter Baustein ist,
daß die erste und dritte Verzögerungsstufe (V 1, V 3) durch digitale, jeweils dem ersten und dritten Schwellwertschalter nachgeschaltete Bausteine realisiert sind. 3. Synchronisierstufe (SS) nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Verknüpfungslogik ein erstes und ein zweites UND-Verknüpfungsglied (UD 1, UD 2) und ein nachgeschaltetes ODER-Verknüpfungsglied (OD) aufweist, wobei am ersten UND-Verknüpfungsglied (UD 1) die Ausgänge des ersten und zweiten Schwellwertverhaltens direkt und der Ausgang des dritten Schwellwertschalters über die dritte Verzögerungsstufe (V 3) und am zweiten UND-Verknüpfungsglied (UD 2) der Ausgang des ersten Schwellwertschalters über die erste Verzögerungsstufe (V 1), der Ausgang des zweiten Schwellwertschalters invertiert und der Ausgang des dritten Schwellwertschalters direkt angeschaltet sind.
4. Synchronisierstufe (SS) nach einem der Ansprüche 1-3,
gekennzeichnet durch
eine Pulsformerstufe (PF), die bei einer vom ODER-Verknüpfungsglied (OD) abgegebenen ansteigenden Flanke einen kurzen Impuls mit einer konstanten Impulsdauer (T) abgibt.
eine Pulsformerstufe (PF), die bei einer vom ODER-Verknüpfungsglied (OD) abgegebenen ansteigenden Flanke einen kurzen Impuls mit einer konstanten Impulsdauer (T) abgibt.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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DE19843442613 DE3442613A1 (de) | 1984-11-22 | 1984-11-22 | Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge |
US06/795,318 US4700357A (en) | 1984-11-22 | 1985-11-06 | Synchronizing stage for the acquisition of a synchronizing signal having low jitter from a biternary data sequence |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19843442613 DE3442613A1 (de) | 1984-11-22 | 1984-11-22 | Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge |
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DE3442613A1 DE3442613A1 (de) | 1986-05-22 |
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ID=6250890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19843442613 Granted DE3442613A1 (de) | 1984-11-22 | 1984-11-22 | Synchronisierstufe zur gewinnung eines synchronisiersignals mit geringem jitter aus einer biternaeren datenfolge |
Country Status (2)
Country | Link |
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US (1) | US4700357A (de) |
DE (1) | DE3442613A1 (de) |
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-
1985
- 1985-11-06 US US06/795,318 patent/US4700357A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE3442613A1 (de) | 1986-05-22 |
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