DE3834865C2 - Verfahren und Schaltung zur Ableitung von H- und V-frequenten Synchronimpulsen - Google Patents
Verfahren und Schaltung zur Ableitung von H- und V-frequenten SynchronimpulsenInfo
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- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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Description
Die Erfindung geht aus von einem Verfahren nach dem Oberbegriff des Patentan
spruchs 1.
Zum Synchronisieren der Geräte in einer Fernsehübertragungskette wird ein Syn
chronsignal benötigt, welches üblicherweise im Fernsehsignal enthalten ist und
hierzu von diesem abgetrennt werden muß. Dieses Synchronsignal besteht dabei aus
zwei Anteilen, einerseits dem Horizontalanteil zur Synchronisierung der Zeilenablen
kung und andererseits dem Vertikalanteil zur Synchronisierung der Bildablenkung.
Der Horizontalanteil wird aus zeilenfrequenten oder H-frequenten Impulsen, auch
Zeilensynchronimpulse genannt, gebildet, während der Vertikalanteil V-frequente
Impulse, auch Bildwechselimpulse genannt, aufweist. In jedem Fernsehgerät müssen
auch diese beiden Anteile wieder voneinander getrennt werden. Dabei sind Verfah
ren und Schaltungen bekannt geworden, mit deren Hilfe das bisher im Standard-
Fernsehen verwendete, nur zwei unterschiedliche Pegel aufweisende Synchronsignal
aufgespaltet werden kann. Für (hochzeilige) HDTV-Systeme werden Synchronsigna
le favorisiert, die drei unterschiedliche Pegel annehmen können (s. z. B. SMPTE
Journal, Nov. 87, S. 1150 bis 1152). Der Vorteil solcher Synchronsignale besteht
darin, daß sie mittelwertfrei sind, d. h. sie enthalten keine Gleichspannungskompo
nente.
In der älteren Patentanmeldung DE 38 28 415 A1 der Anmelderin ist bereits ein
Verfahren zur Ableitung von H- und V-frequenten Synchronimpulsen aus einem
Drei-Pegel-Synchronsignal eines hochzeiligen Fernsehsignals beschrieben.
Dabei werden die H-Impulse von den Anstiegsflanken des Drei-Pegel-Synchron
impulses beim Null-Durchgang und bei einem zwischen dem Null-Potential und dem
Scheitelwert des Drei-Pegel-Synchronimpulses liegenden Referenzpegel abgeleitet.
Weiterhin werden die halbbildfrequenten Impulse bei der Abtastung des Synchron
signals während der ersten Zeilenhälfte der jeweils letzten Zeile eines Halbbildes
und die vollbildfrequenten Impulse bei der Abtastung der verlängerten Halbbild
impulse in der zweiten Zeilenhälfte der jeweils letzten Zeile eines Vollbildes er
zeugt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs
genannten Art anzugeben, womit ein neuartiges, drei Pegel aufweisendes Synchron
signal verarbeitet bzw. in die H- und V-frequente Komponente aufgespaltet werden
kann.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1
angegebenen Merkmale gelöst.
Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Patent
anspruchs 1 hat den Vorteil, daß es sehr flexibel und zuverlässig, also auch bei
vorhandenem Rauschen oder bei Impulsstörungen einwandfrei arbeitet.
In den Unteransprüchen sind vorteilhafte Weiterbildungen und Verbesserungen des
erfindungsgemäßen Verfahrens sowie eine zweckmäßige Schaltung zu dessen Durch
führung angegeben.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der
nachfolgenden Beschreibung näher erläutert. Es zeigen:
Fig. 1 ein Schaltbild zur Durchführung des erfindungsgemäßen
Verfahrens,
Fig. 2 einige der in Fig. 1 vorkommenden Impulssignale.
Bei der in Fig. 1 dargestellten Schaltung zur Ableitung von H-
und V-frequenten Snychronimpulsen aus einem an Klemme 1
anliegenden Dreipegel-Synchronsignal S sind zwei Komparatoren 2
und 3 vorgesehen, deren nichtinvertierender bzw. invertierender
Eingang das Dreipegel-Synchronsignal S zugeführt wird. Im
Komparator 2 wird das Synchronsignal S mit Bezugspotential
verglichen, welches am invertierenden Eingang anliegt, wodurch
am Ausgang des Komparators 2 die Impulsfolge a (s. Fig. 2) vom
Dreipegel-Synchronsignal S abgeleitet wird. Die zwischen den
Impulsen dargestellten schraffierten Bereiche stellen einen
undefinierten Zustand dieser Impulsfolge a dar, welcher bei
Vergleich des Nullpotentials des Synchronsignals S mit dem
Bezugspotential entsteht. Im Komparator 3 wird das
Synchronsignal S mit einer Gleichspannung u₁ verglichen, welche
am nichtinvertierenden Eingang anliegt, wodurch am Ausgang des
Komparators 3 nur die diese Spannung u₁ unterschreitenden Teile
b der negativen Impulse des Synchronsignals invertiert
entstehen.
Zur Beseitigung des undefinierten Zustandes der Impuls folge a
ist der Ausgang des Komparators 2 mit einem Eingang eines
UND-Gatters 4 verbunden, an dessen anderen Eingang der Ausgang
des Komparators 3 über ein Laufzeitglied 6 angeschlossen ist.
Das Laufzeitglied 6 bewirkt eine Verzögerung der Impulse von
Impulsfolge b um eine Zeit t, welche in etwa der zwischen
Auftreten der Vorderflanke und der Impulsmitte der schmalen
Impulse entspricht. Damit wird das UND-Gatter 4 nur jeweils
beim Anliegen der (verzögerten) Impulse b′ und der positiven
Impulse der Impulsfolge a geöffnet, so daß an dessen Ausgang 7
die gegenüber den Impulsen der Impulsfolge a schmäleren Impulse
der Impulsfolge a′ abnehmbar sind, in welcher die Bereiche
undefinierten Zustands ausgetastet sind.
Diese Impulsfolge a′ wird nun zur Erzeugung der H-frequenten
Synchronimpulse H herangezogen. Dazu wird sie dem einen Eingang
eines NAND-Gatters 8 zugeführt, an dessen anderen Eingang die
Impulsfolge c anliegt, welche am Max/Min-Ausgang 9 eines
4Bit-Binär-Zählers 10 abnehmbar ist. Der Zähler 10 wird dabei
von einem Taktsignal T getaktet, welches beispielsweise eine
Frequenz fT von ca. 16facher H-Frequenz hat. Die am Ausgang 11
abnehmbaren H-Synchronimpulse werden dem Ld-Eingang 12 des
Zählers 10 zugeführt, wodurch der Zähler 10 auf den Wert
(beispielsweise 4) des auf "logisch 1" liegenden Eingangs 13
gesetzt wird. Bei diesem Wert beginnt der Zähler 10 nun bis zum
Ende eines kompletten Zyklus des Taktsignals (beispielsweise
16) zu zählen, wobei das Ausgangssignal c des Max/Min-Ausgangs
9 des Zählers 10 während des Zählvorganges "low" ist. Sobald
der Zyklus des Taktsignals T beendet ist, springt das
Ausgangssignal c des Max/Min-Ausgangs 9 auf "high", wodurch
wegen der Verbindung des Ausgangs 9 mit dem Steuerzähleingang
14 (CTEN) der Zählvorgang gestoppt wird. Während dieses
Stopzustandes des Zählers 10 öffnet nun der positive Impuls des
Impulssignals c das Gatter 8 und läßt jeweils einen Impuls der
Folge a′ passieren, welcher hierbei gleichzeitig invertiert
wird und den H-Synchronimpuls darstellt.
Das Impulssignal c wird außerdem über einen Inverter 16 als
Impulssignal c′ dem Steuereingang CLR zweier nachfolgender
D-Flip-Flops 17, 18 zugeführt. Der Ausgang 19 (für das
höchstwertige Bit) des Zählers 10, an welchem das Impulssignal
d abnehmbar ist, liegt am Takteingang des D-Flip-Flops 17. Dem
Dateneingang D des D-Flip-Flops 17 wird das Impulssignal b
zugeführt, so daß durch die Verknüpfung der Impulssignale b und
d an dessen Ausgang 21 halbbildfrequente Synchronimpulse V
abnehmbar sind.
Diese Synchronimpulse V werden nunmehr dem D-Eingang des
D-Flip-Flops 18 zugeführt, welches mit dem Impulssignal b
getaktet wird. Durch die Verknüpfung dieser Signale b und V
entsteht an den Ausgängen des D-Flip-Flops 18 ein
vollbildfrequentes Impulssignal 2V, wobei am Ausgang 22
positive Impulse und am Ausgang 23 dementsprechende negative
Impulse des vollbildfrequenten Impulssignals 2V abnehmbar sind.
Claims (3)
1. Verfahren zur Ableitung von H- und V-frequenten Synchronimpulsen aus einem
Dreipegel-Synchronsignal eines HDTV-Signals,
dadurch gekennzeichnet,
daß durch Vergleich der Dreipegel-Synchronsignalimpulse mit einer ersten, dem
Bezugspotential entsprechenden Referenzspannung ein erstes, die positiven Impulse
des Dreipegel-Synchronsignals enthaltendes Impulssignal (a, a′) abgeleitet wird, daß
zur Ableitung der H-frequenten Synchronimpulse das erste Impulssignal (a, a′) mit
einem zweiten Impulssignal (c) verknüpft wird, durch welches nach dem Auftreten
eines positiven Impulses des Dreipegel-Synchronsignals weitere Impulse für mehr als
eine halbe Zeilendauer unterdrückt werden, daß durch Vergleich der Dreipegel-
Synchronsignalimpulse mit einer zweiten, zwischen der ersten und dem negativen
Scheitelwert des Synchronsignals liegenden Referenzspannung (u₁) ein drittes, nur
die negativen Impulse des Dreipegel-Synchronsignals umfassendes Impulssignal (b)
abgeleitet wird, daß zur Ableitung der halbbildfrequenten Synchronimpulse (V) das
dritte Impulssignal (b)mit einem vierten Impulssignal (d) verknüpft wird, wobei
bei Koinzidenz eines positiven Impulswertes des dritten Impulssignals (b) und der
Vorderflanke des vierten Impulssignals (d) die Vorderflanke
und mit der Rückflanke des in
vertierten zweiten Impulssignals (c′) die Rückflanke der halbbildfrequenten Syn
chronimpulse erzeugt werden und daß zur Ableitung der vollbildfrequenten Syn
chronimpulse (2V) das dritte Impulssignal (b)mit dem halbbildfrequenten Synchron
impulssignal verknüpft wird, wobei bei Koinzidenz eines positiven Impulswertes
des halbbildfrequenten Synchronimpulssignales (V) und der Vorderflanke des dritten
Impulssignals (b)die Vorderflanke
und mit der Rückflanke des invertierten zweiten
Impulssignals (c′) die Rückflanke der vollbildfrequenten Synchronimpulse (2V)
erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
zweite Impulssignal (c) und das vierte Impulssignal (d) mittels
eines 4Bit-Binär-Zählers (10) erzeugt werden, welcher mit einem
Taktsignal (T) getaktet und mit dem H-frequenten Impulssignal
gesetzt wird, wobei der Signaleingang für die Binär-Zahl 4 auf
"logisch 1" liegt, und daß das zweite Impulssignal (c) am
Max/Min-Ausgang (9) und das vierte Impulssignal (d) am Ausgang
(19) für das höchstwertige Bit abnehmbar sind.
3. Schaltung zur Durchführung des erfindungsgemäßen Verfahrens
nach Anspruch 1 und 2, gekennzeichnet durch
- - einen ersten Komparator (2), an dessen nichtinvertierenden Eingang das Dreipegel-Synchronsignal (S) anliegt, dessen invertierender Eingang auf Bezugspotential liegt, so daß an dessen Ausgang das erste Impulssignal (a) abnehmbar ist,
- - einen zweiten Komparator (3), an dessen invertierenden Eingang das Dreipegel-Synchronsignal (S) und an dessen nichtinvertierenden Eingang die Referenzspannung (u₁) anliegen, so daß an dessen Ausgang das dritte Impulssignal (b) abnehmbar ist,
- - ein NAND-Gatter (8), an dessen erstem Eingang das erste Impulssignal (a′) und an dessen zweitem Eingang das zweite Impulssignal (c) anliegen, so daß an dessen Ausgang die H-frequenten Synchronimpulse (H) abnehmbar sind,
- - einen 4Bit-Binär-Zähler (10), an dessen Takteingang ein Taktsignal (T) und an dessen LD-Eingang (12) das H-frequente Synchronimpulssignal anliegen, wobei der D-Eingang (13) auf "logisch 1" liegt und der Max/Min-Ausgang (9) mit dem Steuerzähleingang (14) sowie dem zweiten Eingang des NAND-Gatters (8) direkt verbunden ist, wobei am Max/Min-Ausgang (9) das zweite (c) und am Ausgang (19) für das höchstwertige Bit das vierte Impulssignal (d) abnehmbar sind,
- - ein erstes D-Flip-Flop (17), an dessen Takteingang das vierte Impulssignal (d) und an dessen D-Eingang das dritte Impulssignal (b) anliegen, wobei dem Steuereingang (CLR) das invertierte zweite Impulssignal (c′) zugeführt ist, so daß am Ausgang das halbbildfrequente Synchronimpulssignal (V) abnehmbar ist,
- - ein zweites D-Flip-Flop (18), an dessen Takteingang das dritte Impulssignal (b) und an dessen D-Eingang das halbbildfrequente Synchronimpulssignal (V) anliegen, wobei dem Steuereingang (CLR) das invertierte zweite Impulssignal (c′) zugeführt ist, so daß an dessen Ausgang (22 bzw. 23) das vollbildfrequente Synchronimpulssignal (2V) abnehmbar ist.
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