DE3905669C2

DE3905669C2 - Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal

Info

Publication number: DE3905669C2
Application number: DE3905669A
Authority: DE
Inventors: Gerhard Dipl Ing Wischermann
Original assignee: BTS Broadcast Television Systems GmbH
Current assignee: Philips GmbH
Priority date: 1989-02-24
Filing date: 1989-02-24
Publication date: 1996-03-07
Anticipated expiration: 2009-02-25
Also published as: GB2229601A; FR2643766A1; GB2229601B; DE3905669A1; GB9004039D0; FR2643766B3; US5008751A

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Ableitung von Synchronsigna len aus einem digitalen Videosignal, bei welchem die Synchronisierinformation in Synchronisierwörtern vorhanden ist, welche jeweils von vorangegangenen Datenwör tern mit vorgegebenem Inhalt gekennzeichnet sind, wobei das digitale Videosignal einem ersten getakteten Schaltwerk zuführbar ist, welches von einem Taktsignal ge taktet wird, dessen Frequenz der Datenwortfrequenz des digitalen Videosignals ent spricht, und an dessen Ausgängen die Synchronisierinformation enthaltende Binär stellen des jeweiligen Synchronisierwortes und ein Signal (TT) anliegen, welches angibt, daß ein Synchronisierwort vorliegt. Eine solche Schaltung ist bereits in der älteren Patentanmeldung DE 37 37 730 A1 der Anmelderin beschrieben.

Bei digitalen Videosignalen wird die Synchronisierinformation in Form von Daten wörtern übertragen, die entweder reservierte Datenwörter sind oder durch reser vierte Datenwörter gekennzeichnet sind. So ist beispielsweise bei einem digitalen Videosignal gemäß der CCIR-Empfehlung 601/656 jeweils vor und nach den hori zontalfrequenten Austastlücken ein sogenanntes Zeitreferenzsignal (Timing reference signal) vorgesehen, das aus vier Datenwörtern (Bytes) besteht. Dabei sind die ersten drei Datenwörter des Zeitreferenzsignals reservierte Datenwörter, das heißt, sie werden nicht zur Übertragung des Videosignals benutzt. Das vierte Datenwort des Zeitreferenzsignals enthält Informationen über den Beginn bzw. das Ende der Zeilen und der Teilbilder und eine Kennung, ob das erste oder das zweite Teilbild vorliegt (Teilbildkennsignal). Außerdem sind vier Binärstellen des vierten Datenwortes zur Fehlersicherung vorgesehen.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal anzugeben, welches Zeitreferenzsignale enthält.

Die Lösung dieser Aufgabe wird dadurch erreicht, daß den Ausgängen des ersten Schaltwerks eine programmierbare Logikschaltung zur Ableitung von Synchron signalen nachgeschaltet ist, daß in der programmierbaren Logikschaltung ein zweites Schaltwerk mit vier logischen Zuständen gebildet ist, welchem das Taktsignal und die Horizontalsynchronisierinformation aus dem ersten Schaltwerk zuführbar sind und daß zwei den jeweiligen logischen Zustand des zweiten Schaltwerks beschrei bende Binärstellen zwei weitere Taktsignale bilden.

Die erfindungsgemaße Schaltungsanordnung ermöglicht in einfacher Weise die Ableitung der Synchronsignale und kann unter Verwendung von wenigen digitalen Schaltungsbausteinen hergestellt werden.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Zeitdiagramm zur Erläuterung des digitalen Zeitreferenzsignals gemäß der CCIR-Empfehlung 601/656,

Fig. 2 eine Tabelle der Datenwörter des Zeitreferenzsignals,

Fig. 3 ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,

Fig. 4 und Fig. 5 Zeitdiagramme und ein Zustandsdiagramm zu einem ersten in der Schaltungsanordnung nach Fig. 3 enthaltenen Schaltwerk,

Fig. 6 und Fig. 7 Zeitdiagramme und ein Zustandsdiagramm eines Schaltwerks zur Erzeugung zweier Taktsignale,

Fig. 8 und Fig. 9 Zeitdiagramme und ein Zustandsdiagramm eines Schaltwerks zur Erzeugung horizontalfrequenter Impulse,

Fig. 10 und Fig. 11 Zeitdiagramme und ein Zustandsdiagramm eines Schaltwerks zur Erzeugung eines Teilbildkennsignals,

Fig. 12 und Fig. 13 Zeitdiagramme und ein Zustandsdiagramm eines Schaltwerks zur Erzeugung eines Signals mit halber Zeilenfrequenz und

Fig. 14 bis Fig. 16 Zeitdiagramme und ein Zustandsdiagramm eines Schaltwerks zur Erzeugung eines die jeweilige Norm des digitalen Videosignals kennzeichnenden Signals (Normkennsignal).

Fig. 1 stellt einen Zeitabschnitt eines digitalen Videosignals nach der CCIR-Empfehlung 601/656 dar mit einer Austastlücke 1, den letzten Video-Datenwörtern 2 der vorangegangenen Zeile und den ersten Video-Datenwörtern 3 der neuen Zeile. Jeweils zu Beginn und am Ende der Austastlücke 1 sind als Zeitreferenzsignal vier Datenwörter EAV (End of active video) bzw. SAV (Start of active video) eingefügt. Wie in Fig. 2 genauer dargestellt, stellen die ersten drei Datenwörter eine feste Präambel (255,0,0) dar, welche das vierte Datenwort (T) als Synchronisierwort ankündigt. Abgesehen von der höchstwertigen Binärstelle (MSB) des Datenwortes T hängt der Wert der einzelnen Binärstellen von der jeweiligen Position des Datenwortes T innerhalb des digitalen Videosignals ab. Dabei kennzeichnet die zweite Binärstelle F die Art des Teilbildes, die dritte Binärstelle V das Vorhandensein einer vertikalfrequenten Austastlücke sowie die vierte Binärstelle H das Vorhandensein einer horizontalfrequenten Austastlücke. Die vier weiteren Binärstellen P₃ bis P₀ bilden ein Prüfwort, welches gestattet, Einzelbitfehler der Übertragungsstrecke beim Empfang zu korrigieren.

Der jeweilige Wert von F, V und H ist in der CCIR-Empfehlung 656 wie folgt definiert:

F_EAV = 0 1. Teilbild
Zeile 1 bis 312
F_EAV = 1 2. Teilbild	Zeile 313 bis 625
V_EAV = 1 vertikale Austastung	Zeile 624 bis 22
	Zeile 311 bis 335
V_EAV = 0 nicht vertikale Austastung	Zeile 23 bis 310
	Zeile 336 bis 623
H_EAV = 1 Beginn horizont. Austastung	jede Zeile
H_SAV = 0 Beginn der aktiven Zeile	jede Zeile

Der Wert der Binärstellen F und V wechselt nur mit EAV, was bei digitalen Videosignalen als Zeilenanfang definiert ist, während die Binärstelle H jeweils bei EAV und SAV wechselt. Ist die Binärstelle F auf "1" gesetzt, ist damit das zweite Teilbild gekennzeichnet. Das aus der Binärstelle F abzuleitende Signal F wird daher im folgenden als Teilbildkennsignal bezeichnet.

Fig. 3 stellt ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung dar, welche aus einem ersten Schaltwerk 4 und einer programmierbaren Logikschaltung 5 besteht. Letztere stellt durch eine entsprechende Programmierung mehrere Schaltwerke dar, die im Zusammenhang mit den Fig. 6 bis 16 beschrieben sind. Das digitale Videosignal 4 : 2 : 2_IN gemäß der CCIR-Empfehlung 656 wird als 8 bit breiter Datenstrom einem Eingang 6 des ersten Schaltwerks 4 zugeführt. Ein aus dem digitalen Videosignal gewonnenes Taktsignal CLK₂₇ gelangt über einen weiteren Eingang 7 zu Takteingängen des ersten Schaltwerks 4 und der programmierbaren Logikschaltung 5. Das Taktsignal CLK₂₇ weist eine Frequenz von 27 MHz auf, mit welcher die Datenwörter des Signals 4 : 2 : 2_IN aufeinanderfolgen.

An Ausgängen 11 bis 16 der programmierbaren Logikschaltung 5 stehen verschiedene Signale zur Verfügung, welche insbesondere bei einer Verarbeitung des digitalen Videosignals 4 : 2 : 2_IN erforderlich sind. Im einzelnen sind dieses zwei Taktsignale CLK_13,5 und CLK_6,75, welche als Abtasttakt für den Luminanzanteil und für den Chrominanzanteil dienen, horizontalfrequente Austastimpulse H, vertikalfrequente Austastimpulse V, das bereits erwähnte Teilbildkennsignal F und ein Normkennsignal N, welches in Abhängigkeit von der jeweiligen Zeilenzahl (625 oder 525) einen anderen logischen Pegel aufweist.

Das Schaltwerk 4 kann in einfacher Weise mit Hilfe eines Nur-Lese-Speichers (PROM) 8 realisiert werden, dessen Datenausgängen ein Datenregister 9 nachgeschaltet ist. Außer der Funktion des Schaltwerks enthält der Nur-Lese-Speicher 8 noch eine Tabelle für die Fehlerkorrektur. Sechs Binärstellen der Adressen des Nur-Lese-Speichers 8 werden vom Eingangs-Videosignal 4 : 2 : 2_IN dargestellt, während zwei weitere Binärstellen der Adressen von den Zustandssignalen S1 und S2 gebildet werden, die von Ausgängen des Datenregisters zurückgeführt werden. Weitere Ausgänge des Datenregisters 9 führen Signale FF, VV, HH und TT, welche die von dem digitalen Videosignal abgetrennte Synchronisierinformation darstellen.

Diese Signale sowie die Funktion des Schaltwerks 4 werden im folgenden anhand der Fig. 4 und 5 erläutert. Im Zustand S = 0 wartet das Schaltwerk auf das Auftreten des ersten Präambelwortes mit dem Wert 255. Solange dieses nicht auftritt, wird eine Warteschleife ELSE mit dem Zustand S = 0 durchlaufen. Nimmt das Eingangsvideosignal den Wert 255 an, dann geht das Schaltwerk in den Zustand S = 1 über, wenn danach der Wert 0 auftritt, in den Zustand S2 und bei einem zweiten Auftreten des Wertes 0 in den Zustand S3. Damit sind die drei Präambelwörter erkannt. Die Binärstellen F, V und H des bei dem Zustand S = 3 anliegenden Datenwortes werden dann mit dem nächsten Takt CLK₂₇ an die Ausgänge des Schaltwerks 4 gegeben und sind dort als Signale FF, VV und HH abnehmbar.

Gleichzeitig wird durch Vergleich der Binärstellen P₃ bis P₀ eine Fehlerprüfung und gegebenenfalls eine Fehlerkorrektur durchgeführt, worauf beim Auftreten eines korrekten oder korrigierten Zeitreferenzsignals die Binärstelle TT auf 1 gesetzt wird. Damit wird der nachfolgenden Logikschaltung 5 die Übernahme der Signale FF, VV und HH signalisiert. Ist jedoch das Synchronisierwort T falsch und nicht korrigierbar, geht das Schaltwerk 4 in den Zustand S = 0 zurück, ohne daß eine Übernahme der Daten vom Schaltwerk 4 in die Logikschaltung 5 erfolgt.

Bei dem Zeitdiagramm gemäß Fig. 4 wird ein fehlerfreier Empfang des Datenwortes T vorausgesetzt, so daß während der auf T folgenden Periode CLK₂₇ das Übernahmesignal TT = 1 ist. Die Signale HH, VV und FF können je nach Inhalt 1 oder 0 annehmen. Diese Signale treten nur während einer Taktperiode im Anschluß an den Zustandswechsel von S = 3 nach S = 0 auf und stellen die Synchronisierinformation dar - im einzelnen die Horizontalsynchronisierinformation, die Vertikalsynchronisierinformation und eine Teilbildkenninformation. Diese Signale sind jedoch noch keine Synchronsignale, die beispielsweise zu Beginn einer Austastlücke einen ersten Flankenwechsel und am Ende der Austastlücke einen zweiten Flankenwechsel aufweisen. Derartige Signale werden mit Hilfe der programmierbaren Logikschaltung 5 abgeleitet, die von einer sogenannten PAL- oder GAL-Schaltung gebildet wird. Durch eine entsprechende Programmierung werden einzelne Bereiche dieser Schaltungen als Schaltwerke betrieben.

Anhand der Fig. 6 und 7 wird ein Schaltwerk zur Erzeugung von Taktsignalen CLK_13,5 und CLK_6,75 erläutert. Das Schaltwerk wird von dem Taktsignal CLK₂₇ getaktet und in den Zustand C = 0 gesetzt, wenn ein HH-Impuls auftritt. Danach wird bei jeder positiven Flanke des Taktsignals CLK₂₇ C inkrementiert, solange HH = 0 ist. Die beiden Binärstellen von C bilden dann direkt die Signale C_13,5 und C_6,75. In der mit C bezeichneten Zeile der Fig. 6 ist C als Dezimalwert dargestellt.

Anstelle des Zwei-Bit-Zählers können auch Zähler mit wesentlich größerer Kapazität, beispielsweise ein 11-Bit-Zähler, verwendet werden. Damit kann die gesamte Horizontalperiode ausgezählt werden und durch entsprechendes Decodieren des Zählerstandes Impulse mit einer vorgegebenen horizontalen Lage erzeugt werden.

Die Fig. 8 und 9 zeigen Zeitdiagramme und ein Zustandsdiagramm zur Erläuterung der Ableitung des horizontalfrequenten Austastimpulses. Zu diesem Zweck wird innerhalb der programmierbaren Logikschaltung 5 (Fig. 3) ein Flip-Flop programmiert, welches bei HH = 1 und TT = 1 gesetzt und mit HH = 0 und TT = 1 gelöscht wird. Damit erhält das horizontalfrequente Austastsignal H eine Vorderflanke, wenn HH = 1 ist, während die Rückflanke durch das Signal TT bestimmt wird. Das in Fig. 9 dargestellte Zustandsdiagramm folgt der logischen Gleichung H = HH·TT + H·. Durch die Verknüpfung HH·TT wird der Anfang des Impulses H erzeugt, dadurch wird H = 1 und behält diesen Wert solange bis TT = 1 bzw. = 0 wird.

Die Ableitung des Teilbildkennimpulses F erfolgt in ähnlicher Weise und wird mit jeweils einem Zeitdiagramm gemäß Fig. 10 und einem Zustandsdiagramm gemäß Fig. 11 beschrieben. Dabei kann das Schaltnetz wiederum von einem Flip-Flop gebildet sein, welchem als Eingangssignale FF und TT zugeführt werden. FF kennzeichnet die Dauer des zweiten Teilbildes durch jeweils FF = 1 bei EAV und SAV (Fig. 1). Die logische Gleichung für den Impuls F lautet somit F = FF·TT + F·. Ausgehend von einem Zustand F = 1 während der Zeile 625 wird zu Beginn der Zeile 1 durch TT = 1 bzw. = 0 der Zustand F = 0 erreicht. Dieser Zustand bleibt bis zum Beginn der Zeile 313 bestehen. Dann wird auch FF = 1, so daß FF·TT und somit F = 1 wird.

In gleicher Weise erfolgt die Ableitung des Impulses V entsprechend der logischen Gleichung V = VV·TT + V·. Auf eine Darstellung in der Zeichnung und eine Erläuterung im einzelnen wurde daher verzichtet.

Im folgenden wird erläutert, wie aus der Synchronisierinformation ein Signal zur Unterscheidung zwischen der 625-Zeilen-Norm und der 525-Zeilen-Norm gewonnen werden kann. Dieses Signal wird im folgenden Normkennsignal genannt. Ein Kriterium für die Unterscheidung zwischen den Normen ist die unterschiedliche V-Austastung. Bei der 625-Zeilen-Norm beginnt das erste Teilbild mit einer halben Zeile, während in der 525-Zeilen-Norm das erste Teilbild mit einer ganzen Zeile beginnt. Da in der digitalen Norm das Zeitreferenzsignal im horizontalen Raster liegt, ist der Beginn des ersten Teilbildes bei 625 Zeilen in der dritten Zeile der Vertikalaustastlücke und bei 525 Zeilen in der vierten Zeile der Vertikalaustastlücke definiert.

Zur Ableitung des Normkennsignals wird mit der positiven Flanke des Impulses V ein Zeilenzähler gestartet, der mit der negativen Flanke des Impulses F abgefragt wird. Das Ergebnis der Abfrage ist bei 625 Zeilen geradzahlig und bei 525 Zeilen ungeradzahlig, das heißt eine Unterscheidung kann in der geringstwertigen Binärstelle erfolgen, der Zähler also braucht nur eine Binärstelle aufzuweisen. Ein solcher Zähler wird mit den Zeitdiagrammen nach Fig. 12 und mit einem Zustandsdiagramm nach Fig. 13 beschrieben.

Fig. 12 zeigt die Signale VV, HH und V, deren Ableitung bereits beschrieben wurde und zusätzlich das Signal V₀, welches den Zählerstand bzw. als Schaltwerk betrachtet den Zustand kennzeichnet. Bei VV = 1 und HH = 1 ist der Zähler freigegeben, so daß er abwechselnd mit den Impulsen des Signals HH den Zustand V₀ = 1 und V₀ = 0 einnimmt. Bei VV = 0 und HH = 1 wird der Zustand V₀ = 1 eingenommen bzw. beibehalten. Bei anderen Kombinationen verweilt der Zähler in dem jeweiligen Zustand. Die logische Gleichung für V₀ lautet: V₀ = ₀·VV·HH + V₀·. Dementsprechend ist V₀ in ₀ zu ändern, wenn VV und HH beide gleich 1 sind. Im Zustand V₀ ist zu verbleiben, wenn HH = 0 ist. Diese Bedingung für das Rücksetzen des Signals V₀ am Ende der vertikalfrequenten Austastlücke mit VV = 0 und HH = 0 ist in obiger Gleichung ebenfalls erfüllt.

Nachdem in der in den Fig. 12 und 13 dargestellten Weise das Signal V₀ gewonnen wurde, wird es zu Beginn des Vollbildes abgefragt, um daraus das Normkennsignal zu gewinnen. Dieser Vorgang ist in Fig. 14 für die 625-Zeilen-Norm und in Fig. 15 für die 525-Zeilen-Norm mit Zeitdiagrammen dargestellt, während Fig. 16 ein Zustandsdiagramm zeigt, welches für beide Normen gleichermaßen gilt. Die Zeitdiagramme in den Fig. 14 und 15 stellen jeweils außer den bereits in Fig. 12 dargestellten Signalen die fallende Flanke des Teilbildkennsignals F dar. Aus Fig. 14 ist ersichtlich, daß während der fallenden Flanke des Teilbildkennsignals F das Signal V₀ den Wert 0 aufweist, während bei der in Fig. 15 dargestellten 525-Zeilen-Norm bei der fallenden Flanke des Teilbildkennsignals F V₀ = 1 ist.

Mit Hilfe eines Schaltwerks, das lediglich zwei Zustände einnehmen und daher von einem Flip-Flop verwirklicht werden kann, wird das jeweilige Ergebnis der Abfrage in ein fortdauerndes Signal umgewandelt. Dabei sind die Eingangsvariablen des Schaltwerks HH, FF, F und V₀, wovon die ersten drei den Abfragezeitpunkt festlegen, während V₀ das Ergebnis der Abfrage liefert. Aus dem Zustandsdiagramm ist ersichtlich, daß aus dem Zustand N = 0 nur in den Zustand N = 1 gelangt werden kann, wenn die genannten Eingangsvariablen die Werte 1, 0, 1, 1 aufweisen, das heißt, wenn das Ergebnis der Abfrage 1 ist. Der Zustand N = 1 zeigt somit Eingangssignale nach der 525-Zeilen-Norm an. Ergibt jedoch die Abfrage V₀ = 0 (Fig. 14), so wird der Zustand N = 0 eingenommen, was ein Eingangssignal mit 625 Zeilen kennzeichnet. Die logische Gleichung für das Normkennsignal lautet demnach N = N· + N·FF + N·· + V₀·F··HH.

Die Programmierung der programmierbaren Logikschaltung 5 (Fig. 1) bzw. des programmierbaren Nur-Lese-Speichers in dem ersten Schaltwerk 4 ist dem Fachmann geläufig und durch die Angabe der Zustandsdiagramme und der logischen Gleichungen vollständig beschrieben. Ein bekanntes Verfahren zur Entwicklung der logischen Gleichungen für die Programmierung der programmierbaren Logikschaltungen ist die Entwicklung eines Karnau-Diagramms. Außerdem sind Computerprogramme (beispielsweise ABEL) verfügbar, welche eine derartige Programmierung unterstützen.

Claims

1. Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal, bei welchem die Synchronisierinformation in Synchronisierwörtern vorhanden ist, welche jeweils von vorangegangenen Datenwörtern mit vorgegebe nem Inhalt gekennzeichnet sind, wobei das digitale Videosignal (4 : 2 : 2_IN) einem ersten getakteten Schaltwerk (4) zuführbar ist, welches von einem Taktsignal (CLK₂₇) getaktet wird, dessen Frequenz der Datenwortfrequenz des digitalen Videosignals (4 : 2 : 2_IN) entspricht, und an dessen Ausgängen die Synchronisierinfor mation (FF, VV, HH) enthaltende Binärstellen des jeweiligen Synchronisierwortes und ein Signal (TT) anliegen, welches angibt, daß ein Synchronisierwort vorliegt, wobei den Ausgängen des ersten Schaltwerks (4) eine programmierbare Logikschaltung (5) zur Ableitung der Synchronsignale nachgeschaltet ist, wobei in der programmierbaren Logikschaltung (5) ein zweites Schaltwerk mit vier logischen Zuständen gebildet ist, welchem das Taktsignal (CLK₂₇) und eine Horizontalsynchronisierinformation (HH) aus dem ersten Schaltwerk (4) zuführbar sind und wobei zwei den jeweiligen logischen Zustand (S) des zweiten Schaltwerks beschreibende Binärstellen zwei weitere Taktsignale (CLK_13,5, CLK_6,75) bilden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der programmierbaren Logikschaltung (5) ein drittes Schaltwerk mit zwei Zuständen zur Ableitung eines horizontalfrequenten Austastimpulses (H) vorgesehen ist, daß dem dritten Schaltwerk die Horizontalsynchronisierinformation (HH) und das Signal (TT) zur Kennzeichnung eines gültigen Synchronisierwortes von dem ersten Schaltwerk (4) zuführbar sind und daß das dritte Schaltwerk der logischen Gleichung H = HH _* TT + H _* folgt.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der programmierbaren Logikschaltung (5) ein viertes Schaltwerk mit zwei Zuständen zur Ableitung eines vertikalfrequenten Austastimpulses (V) vorgesehen ist, daß dem vierten Schaltwerk eine Vertikalsynchronisierinformation (VV) und das Signal (TT) zur Kennzeichnung eines gültigen Synchronisierwortes von dem ersten Schaltwerk (4) zuführbar sind und daß das vierte Schaltwerk der logischen Glei chung V = VV _* TT + V _* folgt.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in der programmierbaren Logikschaltung (5) ein fünftes Schaltwerk mit zwei Zuständen zur Ableitung eines Teilbildkennsignals (F) vorgesehen ist, daß dem fünften Schaltwerk eine Teilbildkenninformation (FF) und das Signal zur Kennzeich nung eines gültigen Synchronisierwortes von dem ersten Schaltwerk (4) zuführbar sind und daß das fünfte Schaltwerk der logischen Gleichung F = FF _* TT + F _* folgt.

5. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß in der programmierbaren Logikschaltung (5) ein sechstes Schaltwerk mit zwei Zuständen zur Ableitung eines Normkennsignals (N) vorgesehen ist, daß dem sechsten Schaltwerk eine Vertikalsynchronisierinformation (VV), die Horizontalsynchronisierinformation (HH), ein Teilbildkennsignal (F) und ein Signal mit halber Zeilenfrequenz (V₀) zuführbar sind und daß das sechste Schaltwerk der logischen Gleichung N = N _* + N _* FF + N _* _* + V₀ _* F _* _* HHfolgt.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das getaktete Schaltwerk (4) von einem Nur-Lese-Speicher (8) mit Adresseneingängen und einem nachgeschalteten Datenregister (9) mit Datenausgängen gebildet wird, von denen zwei mit zwei Adresseneingängen des Nur-Lese-Speichers (8) verbunden sind und weitere Adresseneingänge mit dem digitalen Videosignal beaufschlagbar sind, wobei im Nur-Lese-Speicher (8) ein Programm für ein Schaltwerk abgelegt ist, bei welchem durch die zeitliche Abfolge der das Synchronisierwort kennzeichnenden Datenwörter (Präambel) einer von mehreren möglichen logischen Zuständen erreicht wird, bei welchem die die Synchronisierinformation enthaltenen Binärstellen des Synchronisierwortes den Ausgängen zugeführt werden.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß im Nur-Lese-Speicher (8) ferner eine Tabelle zur Fehlerkorrektur abgelegt ist.