DE3737730C2 - Verfahren und Anordnung zur Ableitung von Synchronsignalen - Google Patents

Description

Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs.

Bei der Übertragung von digitalen Videosignalen ist es bekannt, die Synchronisierinformation innerhalb der horizontalfrequenten Austastlücken in Form einer vorgegebenen Datenwortfolge - dem Zeitreferenzsignal - zu übertragen. Gemäß den CCIR-Empfehlungen 601 und 656 setzt sich ein Zeitreferenzsignal aus drei sogenannten Präambelworten mit konstantem Inhalt, nämlich 255,0 und 0 und einem vierten Datenwort mit veränderlichem Inhalt zusammen. Letzteres wird im folgenden als Zeitreferenzwort T bezeichnet und ist wie folgt zusammengesetzt: (1, F, V, H, P3, P2, P1, P0). Dabei stellt F eine Halbbildkennung dar, wozu F während eines der Halbbilder auf 1 und während des folgenden Halbbildes auf 0 gesetzt ist. V ist jeweils zu Beginn eines Halbbildes auf 1 gesetzt, während H bei dem zu Beginn jeweils einer horizontalfrequenten Austastlücke übertragenen Zeitreferenzwort auf 1 und bei dem am Ende der horizontalfrequenten Austastlücke übertragenen Zeitreferenzwort auf 0 gesetzt ist. Die Stellen (Bits) P3 bis P1 stellen Prüfbits dar, welche nach einem Hamming-Code aus F, V und H abgeleitet sind, während P0 ein Paritätsbit darstellt.

Diese Codierung der Synchroninformation gestattet auf der Empfangsseite eine Korrektur von 1-Bit-Fehlern. Ferner können 2-Bit-Fehler erkannt, jedoch nicht korrigiert werden. Derartige Bit-Fehler können beispielsweise bei langen Übertragungsstrecken in Folge von Dämpfungsverlusten oder durch Ausfall eines oder zweier Bits oder durch gegenseitigen Kurzschluß in einzelnen Geräten auftreten.

Die Störwirkung von einzelnen Fehlern in denjenigen Datenworten des digitalen Videosignals, welche den Bildinhalt darstellen, ist begrenzt. Im Gegensatz dazu können Fehler bei der Übertragung des Zeitreferenzsignals zum Ausfall der Synchronisierung führen, was bekanntermaßen eine erheblich größere Störwirkung zur Folge hat.

Ferner ist aus der WO 84/02442 ein Verfahren zur Ableitung von Synchronsignalen aus einem Videosignal des MAC(Multiplex-Analog-Componenten)-Systems bekannt, welches ein Farbsynchronsignal aus Digitalsignalen aufweist. Von den in diesen Digitalsignalen enthaltenen Informationen werden die gewünschten Synchronisiersignale abgeleitet.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen Ausfall der Synchronisierung auf der Empfangsseite auch bei sporadisch auftretenden 2-Bit-Fehlern im Zeitreferenzwort zu verhindern.

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß eine Ableitung der Synchronsignale aus den digitalen Videosignalen mit sehr großer Sicherheit gegenüber Fehlern von bis zu 2 Bit innerhalb des Zeitreferenzsignals erfolgt. Selbst wenn Zeitreferenzworte mit keinem oder mit einem 1-Bit-Fehler nur hin und wieder übertragen werden, ist eine Synchronisierung sichergestellt.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Obwohl Weiterbildungen und Verbesserungen des erfindungsgemäßen Verfahrens besonders vorteilhaft für die Ableitung von Synchronsignalen aus dem Zeitreferenzsignal nach den obengenannten CCIR-Empfehlungen angewendet werden können, ist das erfindungsgemäße Verfahren an sich auch für andere Zeitreferenzsignale geeignet.

Eine erfindungsgemäße Anordnung, welche ein rückgekoppeltes Schaltnetzwerk (im angelsächsischen Sprachraum als State-machine bezeichnet) zur Ableitung von vorläufigen Synchronsignalen verwendet, zeichnet sich durch einen geringen technischen Aufwand aus, wobei die Vorteile des erfindungsgemäßen Verfahrens voll zur Geltung kommen.

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein stark vereinfachtes Blockschaltbild einer erfindungsgemäßen Anordnung,

Fig. 2 ein Blockschaltbild eines rückgekoppelten Schaltnetzwerks,

Fig. 3 ein Zustandsdiagramm des rückgekoppelten Schaltnetzwerks nach Fig. 1,

Fig. 4 Zeitdiagramme von in dem rückgekoppelten Schaltnetzwerk nach Fig. 1 auftretenden Daten,

Fig. 5 ein Blockschaltbild einer digitalen Schwungradschaltung und

Fig. 6 und Fig. 7 Zeitdiagramme von in der Schaltungsanordnung nach Fig. 5 auftretenden Signalen.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Der Schaltungsanordnung nach Fig. 1 werden die Videodaten als vorzugsweise 8 Bit breiter Datenstrom bei 1 einem rückgekoppelten Schaltnetzwerk 2 zugeführt. Dieses sowie eine Zählerschaltung 3, welche je einen Zähler 4, 5 zur Ableitung der horizontal- und der vertikalfrequenten Synchronimpulse H und V sowie des Halbbildkennsignals F enthält, werden mit Hilfe eines bei 6 zugeführten Systemtakts CS von 27 MHz getaktet, der parallel zu den digitalen Videosignalen übertragen wird. Das rückgekoppelte Schaltnetzwerk 2 wird anhand der Fig. 2 bis 4 genauer beschrieben, während die Erläuterung der Zählerschaltung 3 mit Hilfe der Fig. 5 bis 7 erfolgt. Die Zählerschaltung 3 stellt eine digitale Schwungradschaltung dar, welche an den Ausgängen 7, 8, 9 Synchronimpulse H, V und F abgibt, welche durch Teilung der Frequenz des Systemtakts gewonnen werden. Da der Systemtakt mit den Videodaten verkoppelt ist, ist eine weitere Synchronisierung der Zählerschaltung 3 lediglich beim Einschalten oder nach aufgetretenen Störungen erforderlich. Demzufolge treten keine Störungen auf, wenn in Folge von Fehlern in die Synchroninformation umfassenden Zeitabschnitten der Videodaten das rückgekoppelte Schaltnetzwerk 2 vorübergehend keine Synchronimpulse H3 bzw. F3 an die Zählerschaltung 3 abgibt.

Das in Fig. 2 dargestellte rückgekoppelte Schaltnetzwerk besteht aus einem Nur-Lese-Speicher 11 und einem D-Register 12, welches von dem Systemtakt CS getaktet wird. Zwei Ausgänge des Nur-Lese-Speichers 11 sind über das D-Register 12 zu Eingängen des Nur-Lese-Speichers 11 rückgeführt. Die Werte dieser beiden Signale S1 und S2 kennzeichnen den jeweiligen Zustand des rückgekoppelten Schaltnetzwerks der im D-Register 12 gespeichert ist. Die den weiteren acht Eingängen des Nur-Lese-Speichers 11 zugeführten Videodaten enthalten jeweils zu Beginn und am Ende der horizontalfrequenten Austastlücke das Zeitreferenzsignal. In Abhängigkeit von dem jeweiligen Wert der Videodaten wird das Zustandsdiagramm gemäß Fig. 3 durchlaufen. Dabei sind entsprechend der Werte der Signale S1 und S2 vier Zustände Z0, Z1, Z2 und Z3 möglich. Der Zustand Z0 wird nur verlassen, wenn ein Datenwort der zugeführten Videodaten den Wert 255 aufweist. Ansonsten werden über das D-Register 12 die diesen Zustand kennzeichnenden Werte für S1 und S2 nochmals den entsprechenden Eingängen des Nur-Lese-Speichers 11 zugeführt, so daß sich das Schaltnetzwerk - wie in Fig. 3 angedeutet - in einer Warteschleife befindet.

Durch ein Datenwort mit dem Wert 255 wird das Schaltnetzwerk in den Zustand Z1 gebracht, von dem es in den Zustand Z2 gelangt, wenn das folgende Datenwort den Wert 0 aufweist. Ansonsten wird es wieder in den Zustand Z0 versetzt. Im Zustand Z2 erfolgt eine entsprechende Prüfung, ob das folgende Datenwort den Wert 0 aufweist. Ist dieses der Fall, so ist der Zustand Z3 erreicht, was bedeutet, daß die ersten drei Datenworte des Zeitreferenzsignals erkannt worden sind.

Aus dem Zustand Z3 wird das Schaltnetzwerk in jedem Fall in den Zustand Z0 überführt. Es werden jedoch in Abhängigkeit davon, ob das Zeitreferenzwort T richtig erkannt wird, die Signale F1, H1 und LD1 aus dem Nur-Lese-Speicher 11 ausgelesen und in das D-Register 12 eingeschrieben. Wird das Zeitreferenzwort T nicht erkannt, so wird kein Signal LD1 ausgelesen.

Diese Vorgänge sind in Fig. 4 nochmals verdeutlicht, wobei in Zeile a) der Systemtakt CS dargestellt ist. Zeile b) zeigt die Videodaten für die vier Datenworte des Zeitreferenzsignals. In den Zeilen c) und d) sind jeweils der Zustand und der folgende Zustand des rückgekoppelten Schaltnetzwerks dargestellt, während Zeile e) den Lade-Impuls LD zeigt, der jedoch nur auftritt, wenn das Zeitreferenzwort T korrekt ist bzw. lediglich ein fehlerhaftes Bit umfaßt, das in an sich bekannter Weise durch entsprechende Programmierung des Nur-Lese-Speichers 11 korrigiert wird. Die Signale F1, H1 und LD1 werden aus dem D-Register 12 um eine Periode verzögert ausgegeben. Die verzögerten Signale F2, H2 werden dabei zu Eingängen eines weiteren D-Registers 13 geführt, während das Signal LD2 einen Lade-Eingang des D-Registers 13 derart steuert, daß die Signale F2 und H2 nur in das D-Register 13 übernommen werden, wenn ein LD2-Signal vorhanden ist. Die Ausgänge des D-Registers 13 bilden die Ausgänge 14, 15 des rückgekoppelten Schaltnetzwerks, von denen die Signale F3 und H3 abnehmbar und der Schaltungsanordnung nach Fig. 5 zuführbar sind.

Der digitalen Schwungradschaltung nach Fig. 5 werden bei 21 der Systemtakt, bei 22 das Signal H3 und bei 23 das Signal F3 zugeführt. Der Systemtakt CS steuert einen ersten Zähler 24 an, der nach dem Zählen von 1728 Impulsen des Systemtakts CS ein weiteres Taktsignal C1 abgibt. Elf Ausgänge des Zählers 24 sind mit Eingängen einer Logikschaltung 25 verbunden, an deren Ausgang 26 das Synchronsignal H ansteht. Die Logikschaltung 25 ist derart ausgebildet, daß für einen vorgegebenen Bereich des Zählerinhalts das Signal H einen anderen Wert einnimmt als im übrigen Bereich.

Der Impuls C1 setzt über eine Oder-Schaltung 27 den Zähler 24 bei Erreichen des Zählerstandes von 1728 wieder auf den Anfangswert zurück. An einem weiteren Eingang der Oder-Schaltung 27 liegt ein Impuls H4, welcher mit Hilfe eines Impulsformers 28 aus der abfallenden Flanke des bei 22 zugeführten Impulses H3 abgeleitet wird.

Trifft am Eingang 1 (Fig. 1) kein fehlerfreies Zeitreferenzsignal ein, so wird der Zähler durch den Impuls C1 rückgesetzt, während bei Eintreffen eines fehlerfreien bzw. mit einem Fehler behafteten Zeitreferenzsignals der Impuls H4 gegebenenfalls gleichzeitig mit dem Impuls C1 den Zähler 24 zurücksetzt. Letzteres ist beim normalen stationären Betrieb der Fall.

Das Signal C1 wird einem zweiten Zähler 29 zugeführt, der nach Erreichen des Zählerstandes von 625 einen Impuls eines weiteres Taktsignals C2 an seinem Übertragsausgang abgibt. Mit Hilfe einer Logikschaltung 30 werden aus dem Zählerstand des Zählers 29 die Signale F und V abgeleitet und den Ausgängen 31 und 32 zugeführt. Nach dem Erreichen seines Endwertes wird der Zähler 29 dadurch rückgesetzt, daß der Impuls C2 über die Oder-Schaltung 33 einem Lade-Eingang zugeführt wird. In ähnlicher Weise wie bei dem Zähler 24 wird einem weiteren Eingang der Oder-Schaltung 33 ein Impuls F4 zugeführt, der mit Hilfe eines Impulsformers 34 aus dem bei 23 zugeführten Impuls F3 gewonnen wird.

Die Logikschaltungen 25 und 30 können in vorteilhafter Weise durch je einen programmierbaren Nur-Lese-Speicher realisiert werden, in welchem eine Tabelle (Look-up-table) abgelegt ist.

Im folgenden wird anhand von Fig. 6 die Ableitung des horizontalfrequenten Signals H erläutert. Der Systemtakt CS weist eine Frequenz von 27 MHz auf. Zum Zeitpunkt t0 wird - wie im Zusammenhang mit Fig. 2 beschrieben - die zur Speicherung des Signals H3 dienende Stelle des D-Registers 13 (Fig. 2) dadurch auf den Wert 1 gesetzt, daß vom D-Register 12 einerseits ein Lade-Impuls LD2 und andererseits ein Signal H2 mit dem Pegel 1 zugeführt wird. Dieses wiederum erfolgte dadurch, daß das entsprechende Bit des Zeitreferenzwortes T des zu Anfang des horizontalfrequenten Austastimpulses übertragenen Zeitreferenzsignals eine 1 war. Am Ende der Austastlücke wird ein weiteres Zeitreferenzsignal übertragen, dessen H-Bit 0 ist. Dadurch wird das D-Register 13 wieder auf 0 gesetzt (Zeitpunkt t1).

Durch die somit entstandene negative Flanke des Signals H3 wird der Impulsformer 28 (Fig. 5) angesteuert und gibt das Signal H4 ab, welches die Dauer einer Taktperiode aufweist. Dieses führt zum Rücksetzen des Zählers 24, der nach 1728 Taktperioden ein Signal C1 abgibt, wobei in Fig. 6 derjenige Impuls des Signals C1 dargestellt ist, der durch den vorangegangenen Zählvorgang entstanden ist. Durch einen oder beide der Impulse H4 und C1 entsteht am Ausgang der Oder-Schaltung 27 der Rücksetzimpuls L1, worauf der Zähler 24 wieder von vorn beginnt. Durch eine geeignete Verknüpfung der Ausgänge der Zählerschaltung 24 mit Hilfe der Logikschaltung 25 wird der in Fig. 6 dargestellte Impuls H erzeugt - und zwar auch dann, wenn H4-Impulse durch zwei fehlerhafte Bits im Zeitreferenzwort ausfallen.

Fig. 7 zeigt die Vorgänge zur Ableitung eines vertikalfrequenten Synchronsignals V sowie des Halbbildkennsignals F. Durch entsprechendes Setzen des betreffenden Bits im Zeitreferenzwort T und Übernahme dieser Information in das D-Register 13 entsteht das Signal F3, welches während eines ersten Halbbildes den Wert 0 und während eines zweiten Halbbildes den Wert 1 einnimmt. Durch eine negative Flanke des Signals F3 wird das Signal F4 abgeleitet, was zum Rücksetzen des Zählers 29 (Fig. 5) im noch nicht eingeschwungenen Zustand benutzt wird. Danach wird der Zähler 29 durch das Signal C2 rückgesetzt. Beim Auftreten mindestens eines der Impulse F4 und C2 wird der Rücksetzimpuls L2 erzeugt. Nach Erreichen des maximalen Zählerstandes wird der folgende Impuls des Signals C2 vom Übertragsausgang des Zählers 29 der Oder-Schaltung 33 zugeführt, so daß der Zählvorgang von neuem beginnt. Die beiden Signale F und V werden durch entsprechende logische Verknüpfungen aus dem 10 Bit breiten Ausgangssignal des Zählers 29 gewonnen.

Claims (7)

1. Verfahren zur Ableitung von Synchronsignalen aus digitalen Videosignalen, die Zeitreferenzsignale enthalten, welche aus mehreren Datenworten (Bytes) mit vorgegebenem Inhalt bestehen, dadurch gekennzeichnet, daß die digitalen Videosignale Datenwort für Datenwort auf den Inhalt eines ersten Datenwortes der Zeitreferenzsignale geprüft werden, daß bei Vorliegen eines Datenwortes mit dem Inhalt des ersten Datenwortes das folgende Datenwort auf den Inhalt eines zweiten Datenwortes des Zeitreferenzsignals geprüft wird, worauf bei Nichtvorliegen des Inhalts des zweiten Datenwortes die Prüfung auf den Inhalt des ersten Datenwortes fortgesetzt wird und bei Vorliegen des Inhalts des zweiten Datenwortes das folgende Datenwort auf den Inhalt eines dritten Datenwortes des Zeitreferenzsignals geprüft wird, daß diese Prüfung bis zum Letzten Datenwort des Zeitreferenzsignals durchgeführt wird, daß bei Übereinstimmung mindestens ein vorläufiges Synchronsignal erzeugt wird, daß durch Zählen von aus den digitalen Videosignalen abgeleiteten Taktsignalen Synchronsignale abgeleitet werden, wenn jeweils ein vorgegebener Zählerstand erreicht wird, und daß bei Vorliegen eines vorläufigen Synchronsignals der Zählvorgang gestartet wird.

2. Verfahren nach Anspruch 1, wobei die Zeitreferenzsignale jeweils drei Datenworte mit konstantem Inhalt und ein weiteres Datenwort umfassen, welches zeilen- und halbbildfrequent wechselnde Informationen enthält, dadurch gekennzeichnet, daß in Abhängigkeit vom Inhalt des weiteren Datenwortes vorläufige zeilenfrequente und vorläufige bildfrequente Synchronsignale abgeleitet werden, daß durch Zählung der Taktsignale zunächst ein horizontalfrequentes Synchronsignal und durch weitere Zählung ein vertikalfrequentes Synchronsignal erzeugt wird und daß die Zählung vom vorläufigen horizontalfrequenten Synchronsignal und die weitere Zählung vom vorläufigen bildfrequenten Synchronsignal gestartet wird.

3. Verfahren nach Anspruch 2, wobei die wechselnden Informationen fehlerkorrigierend codiert sind, dadurch gekennzeichnet, daß bei einem fehlerfreien oder mit einem korrigierbaren Fehler behafteten weiteren Datenwort vorläufige Synchronsignale erzeugt werden und daß bei einem nicht korrigierbaren weiteren Datenwort kein vorläufiges Synchronsignal erzeugt wird.

4. Anordnung zur Ableitung von Synchronsignalen aus digitalen Videosignalen, die Zeitreferenzsignale enthalten, welche aus mehreren Datenworten (Bytes) mit vorgegebenem Inhalt bestehen, dadurch gekennzeichnet, daß einem rückgekoppelten Schaltnetzwerk (2) die digitalen Videosignale zuführbar sind, daß Ausgänge des rückgekoppelten Schaltnetzwerks (2) mit Eingängen einer digitalen Schwungradschaltung (3) verbunden sind, an deren Ausgängen Synchronsignale abnehmbar sind und daß dem rückgekoppelten Schaltnetzwerk (2) und der digitalen Schwungradschaltung (3) ein aus den digitalen Videosignalen abgeleitetes Taktsignal (CS) zuführbar ist.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß das rückgekoppelte Schaltnetzwerk (2) einen Nur-Lese-Speicher (11) umfaßt mit einem mehrstelligen Adresseneingang und einem mehrstelligen Datenausgang und daß eine Anzahl von Stellen des Datenausgangs über ein D-Register (12) mit der gleichen Anzahl von Stellen des Adresseneingangs verbunden sind, wobei die Anzahl der Stellen derart gewählt ist, daß durch den Inhalt dieser Stellen eine Zahl von Zuständen des rückgekoppelten Schaltnetzwerks (2) gekennzeichnet werden kann, welche der Zahl der Datenworte jeweils eines Zeitreferenzsignals entspricht.

6. Anordnung nach Anspruch 5, wobei die digitalen Videosignale Datenworte mit jeweils acht parallelen Stellen enthalten und die Zeitreferenzsignale aus drei Datenworte mit konstantem Inhalt und einem weiteren Datenwort mit wechselndem Inhalt bestehen, dadurch gekennzeichnet, daß der Adresseneingang des Nur-Lese-Speichers (11) zehnstellig und der Datenausgang fünfstellig ist, wobei alle Stellen des Datenausgangs mit Eingängen eines D-Registers (12) verbunden sind, von denen zwei Ausgänge mit zwei Stellen des Adresseneingangs des Nur-Lese-Speichers (11), zwei weitere Stellen mit Eingängen eines weiteren D-Registers (13) und die fünfte Stelle mit einem Lade-Eingang des weiteren D-Registers (13) verbunden ist.

7. Anordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die digitale Schwungradschaltung (3) von einem ersten und einem zweiten Zähler (24, 29) gebildet ist, daß dem Eingang des ersten Zählers (24) das Taktsignal (CS) zuführbar ist, daß ein Übertragsausgang des ersten Zählers (24) über eine Oder-Schaltung (27) mit einem Rücksetzeingang des ersten Zählers (24) und mit einem Zähleingang des zweiten Zählers (29) verbunden ist, daß ein Übertragsausgang des zweiten Zählers (29) über eine weitere Oder-Schaltung (33) mit einem Rücksetzeingang des zweiten Zählers (29) verbunden ist, daß über die Oder-Schaltung (27) dem Rücksetzeingang des ersten Zählers (24) ferner das vorläufige horizontalfrequente Synchronsignal und über die weitere Oder-Schaltung (33) dem Rücksetzeingang des zweiten Zählers (29) das vorläufige bildfrequente Synchronsignal zuführbar ist, daß Ausgänge des ersten und des zweiten Zählers (24, 29) mit einer ersten und einer zweiten Logikschaltung (25, 30) verbunden sind und daß die erste Logikschaltung (25) einen Ausgang (26) für das horizontalfrequente Synchronsignal und die zweite Logikschaltung (30) Ausgänge (31, 32) für ein vertikalfrequentes Synchronsignal und ein Halbbildkennsignal aufweisen.