JPH03175833A - Ｍｕｓｅ信号の同期再生装置 - Google Patents
Ｍｕｓｅ信号の同期再生装置Info
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- MEFOUWRMVYJCQC-UHFFFAOYSA-N rimsulfuron Chemical compound CCS(=O)(=O)C1=CC=CN=C1S(=O)(=O)NC(=O)NC1=NC(OC)=CC(OC)=N1 MEFOUWRMVYJCQC-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ハイビジボンＭ ｕｌ ｔｉｐｌ、ｅ Ｓ
ｕｂＮｙｑｕｉｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉ
ｎｔＸ（以下、ＭＵＳＥという）における、デジタルＭ
ＵＳＥ信壮の同期再生に関する。
ｕｂＮｙｑｕｉｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉ
ｎｔＸ（以下、ＭＵＳＥという）における、デジタルＭ
ＵＳＥ信壮の同期再生に関する。
（従来の技術）
現行の標準テレビジョン方式に比へてより高精細度な画
像が得られるハイビジョンの映像信号を約８ Ｍ、 ］
’（ｚの帯域に圧縮するＭ Ｕ Ｓ Ｅ方式がＮ ＨＫ
より提案されている。この方式は、衛星放送用以外にビ
デオディスクやＶＴＲ等のパッケージメディアに用いる
ことが可能である。これらＭＵＳＥ方式の装置相互の接
続は、アナログ形式のＭＵＳＥ信号で行なわれる。
像が得られるハイビジョンの映像信号を約８ Ｍ、 ］
’（ｚの帯域に圧縮するＭ Ｕ Ｓ Ｅ方式がＮ ＨＫ
より提案されている。この方式は、衛星放送用以外にビ
デオディスクやＶＴＲ等のパッケージメディアに用いる
ことが可能である。これらＭＵＳＥ方式の装置相互の接
続は、アナログ形式のＭＵＳＥ信号で行なわれる。
一般に、内部でデジタル信号処理を行なう装置間で信号
を受渡しする時に、アナログインタフェイスの場合、伝
送のためのＤ／Ａ変換器、ローパスフィルタ、Ａ／Ｄ変
換器が必要となる。一方、デジタルインタフェイスの場
合、」１記の要素が省− 略できるので、信号品質の向−にが図れる。ＭＵＳＥ方
式の装置相互でも同様のことがいえる。
を受渡しする時に、アナログインタフェイスの場合、伝
送のためのＤ／Ａ変換器、ローパスフィルタ、Ａ／Ｄ変
換器が必要となる。一方、デジタルインタフェイスの場
合、」１記の要素が省− 略できるので、信号品質の向−にが図れる。ＭＵＳＥ方
式の装置相互でも同様のことがいえる。
第４図は従来のＭＵＳＥ方式の同期再生装置の構成を示
すものである。第４図において、１はアナログＭＵＳＥ
信号、２はＡ ／ Ｉ）変換器、３はシステムクロック
、４はデジタルＭ、 Ｕ Ｓ Ｅ信号、５はフレーム同
期検出回路、６は分周カウンタ、７は電圧制御発振器、
８は分周カウンタ６でつくられる内部フレーム同期信号
、９はフレーム同期信号、１０はウィンドウ、１１は位
相誤差演算回路、１２はリセットパルス、１３は内部水
平同期信号、１４はサンプリング位相誤差、１５はルー
プフィルタ、１６はＤ／Ａ変換器である。
すものである。第４図において、１はアナログＭＵＳＥ
信号、２はＡ ／ Ｉ）変換器、３はシステムクロック
、４はデジタルＭ、 Ｕ Ｓ Ｅ信号、５はフレーム同
期検出回路、６は分周カウンタ、７は電圧制御発振器、
８は分周カウンタ６でつくられる内部フレーム同期信号
、９はフレーム同期信号、１０はウィンドウ、１１は位
相誤差演算回路、１２はリセットパルス、１３は内部水
平同期信号、１４はサンプリング位相誤差、１５はルー
プフィルタ、１６はＤ／Ａ変換器である。
次に、上記従来例の動作について説明する。第４図にお
いて、人力アナログＭ Ｕ Ｓ Ｅ信号１をＡ／Ｄ変換
器２でシステムクロック３を用いてデジタルＭＵＳＥ信
号４に変換した後、フレ−１１同期検出回路５において
フレーム同期信号をデジタルパターンマツチングで検出
する。分周カウンタ６は電圧制御発振器７の出力を計数
して各種タイミ５ ングパルスを発生する。分周カウンタ６でつくらる内部
フレーム同期信号８と、フレーム同期検出回路５で検出
されたフレーム同期信号９どの位相差をウィンド１０で
監視し、位相差が位相誤差演算回路１１の演算有効範囲
を超える場合はリセットパルス１２を発生する。分周カ
ウンタ６はリセットパルス１２でフレームリセットされ
る。これにより、フレーム同期がデジタル的に確立する
。
いて、人力アナログＭ Ｕ Ｓ Ｅ信号１をＡ／Ｄ変換
器２でシステムクロック３を用いてデジタルＭＵＳＥ信
号４に変換した後、フレ−１１同期検出回路５において
フレーム同期信号をデジタルパターンマツチングで検出
する。分周カウンタ６は電圧制御発振器７の出力を計数
して各種タイミ５ ングパルスを発生する。分周カウンタ６でつくらる内部
フレーム同期信号８と、フレーム同期検出回路５で検出
されたフレーム同期信号９どの位相差をウィンド１０で
監視し、位相差が位相誤差演算回路１１の演算有効範囲
を超える場合はリセットパルス１２を発生する。分周カ
ウンタ６はリセットパルス１２でフレームリセットされ
る。これにより、フレーム同期がデジタル的に確立する
。
次に、分周カウンタ６では内部フレーム同期信号を基準
にしてクロックを計数し、内部水平同期信号１３を出力
する。位相誤差演算回路１１において、前記内部水平同
期信号１３を基にサンプリング位相誤差■４を算出する
。サンプリング位相誤差＋４はループフィルタ１５、Ｄ
／Ａ変換器１６を経て電圧制御発振器７にフィードバッ
クされる。前記システムクロック３が前記電圧制御発振
器７の出力を用いて分周カウンタ６でつくられるので、
アナログ的なＰＬＬ（フェイズ・ロックド・ループ）制
御である。以上の構成で正確なサンプリング位相と同期
再生を実現している。（参考文献二二宮佑−他ｒＭＵＳ
Ｅ方式の開発ＪＮＩｉＫ技術研究昭６２第３９巻第２号
） （発明が解決しようとする課題） しかしながら、」１記従来の同期再生装置は、大まかな
フレーム同期をデジタルで、正確なタロツク同期をアナ
ログＰ Ｉ、 Ｌで達成している。デジタルＭ、 Ｕ
Ｓ Ｅ信号を、上記同期再生装置にＡ ／ Ｄ変換器を
介さず直接入力すると、タロツク同期が確定しないとい
う問題が生じる。すなわち、サンプリング位相誤差電圧
により電圧制御発振器を制御しシステムクロックの位相
を連続的に変化させても、入力デジタルＭＵＳＥ信号に
対するデータのラッチタイミングが変化するだけで、サ
ンプリング位相は変化しない。その結果、ループ制御と
ならずに、ウィンＩ〜つの設定範囲内でクロックｍ位の
同期が不確定となる問題があった。
にしてクロックを計数し、内部水平同期信号１３を出力
する。位相誤差演算回路１１において、前記内部水平同
期信号１３を基にサンプリング位相誤差■４を算出する
。サンプリング位相誤差＋４はループフィルタ１５、Ｄ
／Ａ変換器１６を経て電圧制御発振器７にフィードバッ
クされる。前記システムクロック３が前記電圧制御発振
器７の出力を用いて分周カウンタ６でつくられるので、
アナログ的なＰＬＬ（フェイズ・ロックド・ループ）制
御である。以上の構成で正確なサンプリング位相と同期
再生を実現している。（参考文献二二宮佑−他ｒＭＵＳ
Ｅ方式の開発ＪＮＩｉＫ技術研究昭６２第３９巻第２号
） （発明が解決しようとする課題） しかしながら、」１記従来の同期再生装置は、大まかな
フレーム同期をデジタルで、正確なタロツク同期をアナ
ログＰ Ｉ、 Ｌで達成している。デジタルＭ、 Ｕ
Ｓ Ｅ信号を、上記同期再生装置にＡ ／ Ｄ変換器を
介さず直接入力すると、タロツク同期が確定しないとい
う問題が生じる。すなわち、サンプリング位相誤差電圧
により電圧制御発振器を制御しシステムクロックの位相
を連続的に変化させても、入力デジタルＭＵＳＥ信号に
対するデータのラッチタイミングが変化するだけで、サ
ンプリング位相は変化しない。その結果、ループ制御と
ならずに、ウィンＩ〜つの設定範囲内でクロックｍ位の
同期が不確定となる問題があった。
そこで、このウィンドウの設定を１タロツクに設定する
ことが考えられるが、分周カウンタが頻繁にリセットさ
れることになり、動作が非常に不安定となる。
ことが考えられるが、分周カウンタが頻繁にリセットさ
れることになり、動作が非常に不安定となる。
７
本発明は、上記従来の問題を解決するものであり、従来
のＭＵＳＥ同期再生方法を大幅に変更することなく、デ
ジタルＭＵＳＥ信号に対して確実な同期再生が可能な同
期再生装置を提供することを目的とするものである。
のＭＵＳＥ同期再生方法を大幅に変更することなく、デ
ジタルＭＵＳＥ信号に対して確実な同期再生が可能な同
期再生装置を提供することを目的とするものである。
（課題を解決するための手段）
本発明は、上記目的を達成するために、デジタルＭ Ｕ
Ｓ Ｅ信号からフレーム同期信号を検出するフレーム
同期検出回路と、外部制御電圧で発振周波数を制御する
電圧制御発振器と、前記電圧制御発振器の出力信号を分
周することによりシステムクロックと内部水平同期信号
と内部フレーム同期信号を発生し、リセットパルスで分
周動作を外部からリセット可能な分周カウンタと、前記
フレーム同期検出回路で検出された検出フレーム同期信
号と前記分周カウンタから出力された内部フレーム同期
信号の位相差が設定値以上になると前記分周カウンタの
リセットパルスを発生するウィンドウと、前記分周カウ
ンタから出力される内部水平同期信号の位置において前
記デジタルＭＵＳＥ信８− 号のサンプリング位相誤差を演算して出力する位相誤差
演算回路と、前記位相誤差演算回路の出力が設定した許
容値より大きいとき、前記分周カウンタのリセットパル
スを発生する比較回路と、外部同期信号と前記システム
クロックとの位相差を検出し、位相差を相当する制御電
圧を前記電圧制御発振器に供給する位相比較器とを備え
た構成となっているものである。
Ｓ Ｅ信号からフレーム同期信号を検出するフレーム
同期検出回路と、外部制御電圧で発振周波数を制御する
電圧制御発振器と、前記電圧制御発振器の出力信号を分
周することによりシステムクロックと内部水平同期信号
と内部フレーム同期信号を発生し、リセットパルスで分
周動作を外部からリセット可能な分周カウンタと、前記
フレーム同期検出回路で検出された検出フレーム同期信
号と前記分周カウンタから出力された内部フレーム同期
信号の位相差が設定値以上になると前記分周カウンタの
リセットパルスを発生するウィンドウと、前記分周カウ
ンタから出力される内部水平同期信号の位置において前
記デジタルＭＵＳＥ信８− 号のサンプリング位相誤差を演算して出力する位相誤差
演算回路と、前記位相誤差演算回路の出力が設定した許
容値より大きいとき、前記分周カウンタのリセットパル
スを発生する比較回路と、外部同期信号と前記システム
クロックとの位相差を検出し、位相差を相当する制御電
圧を前記電圧制御発振器に供給する位相比較器とを備え
た構成となっているものである。
（作 用）
したがって、本発明によれば、位相比較器と電圧制御発
振器と分周カウンタからなるＰ Ｌ Ｌ制御により、シ
ステムクロックが外部同期信号と同期し、入力デジタル
ＭＵＳＥ信号とも同期する。
振器と分周カウンタからなるＰ Ｌ Ｌ制御により、シ
ステムクロックが外部同期信号と同期し、入力デジタル
ＭＵＳＥ信号とも同期する。
次に、フレーム同期検出回路において検出されたフレー
ム同期信号がウィンドウを経て、分周カウンタをリセッ
トすることにより、ウィンドウの設定範囲の精度でフレ
ーム同期が確立する。この時、同期がタロツク単位でず
れている場合は、比較回路において、位相誤差演算回路
からのサンプリング位相誤差が大きくなるので検出され
る。従− って、比較回路の出力で分周カウンタを再すセッ１〜す
ることによりクロック同期が確定する。以上の３段階で
デジタルＭＵＳＥ信号に対する正確な同期再生が可能と
なる。
ム同期信号がウィンドウを経て、分周カウンタをリセッ
トすることにより、ウィンドウの設定範囲の精度でフレ
ーム同期が確立する。この時、同期がタロツク単位でず
れている場合は、比較回路において、位相誤差演算回路
からのサンプリング位相誤差が大きくなるので検出され
る。従− って、比較回路の出力で分周カウンタを再すセッ１〜す
ることによりクロック同期が確定する。以上の３段階で
デジタルＭＵＳＥ信号に対する正確な同期再生が可能と
なる。
（実施例）
第１図は本発明の第」−の実施例におしづる同期再生装
置の構成を示したものである。第１１図において、第４
図の従来例と同一符号のものは同一の機能を有する。１
７は外部同期信号、１８は位相比較器、２０は比較回路
、２１はリセットパルスである。
置の構成を示したものである。第１１図において、第４
図の従来例と同一符号のものは同一の機能を有する。１
７は外部同期信号、１８は位相比較器、２０は比較回路
、２１はリセットパルスである。
次に、上記第１の実施例の動作について説明する。
なお、本実施例に入力される信号は、デジタルＭＵＳＥ
信号とこれに同期した外部同期信号である。
信号とこれに同期した外部同期信号である。
まず、外部同期信号１７に本同期再生装置のシステムク
ロックをＰ ＬＬ同期させる。位相比較器■８において
、外部同期信号１７と分周カウンタ６から出力されるシ
ステムクロック３どの位相を比較して、位相差に相当す
る電圧１９を発生する。この電０− 圧１９で制御される電圧制御発振器７の出力で分周カウ
ンタ６を動作させる。これで、システムクロック３と入
力デジタルＭ Ｕ Ｓ Ｅ信号４は同期したことになる
。
ロックをＰ ＬＬ同期させる。位相比較器■８において
、外部同期信号１７と分周カウンタ６から出力されるシ
ステムクロック３どの位相を比較して、位相差に相当す
る電圧１９を発生する。この電０− 圧１９で制御される電圧制御発振器７の出力で分周カウ
ンタ６を動作させる。これで、システムクロック３と入
力デジタルＭ Ｕ Ｓ Ｅ信号４は同期したことになる
。
次にフレーム同期をとる。フレーム同期検出回路５で、
デジタルＭ Ｕ Ｓ Ｅ信号４のフレーム同期信号を、
クロックとラインの相関性を利用してパターンマツチン
グで検出する。フレーム同期は、検出したフレーム同期
信号９ど分周カウンタ６で作られる内部フレーム同期信
号８との位相差が。
デジタルＭ Ｕ Ｓ Ｅ信号４のフレーム同期信号を、
クロックとラインの相関性を利用してパターンマツチン
グで検出する。フレーム同期は、検出したフレーム同期
信号９ど分周カウンタ６で作られる内部フレーム同期信
号８との位相差が。
位相誤差演算回路用のサンプリング位相誤差演算が有効
になる範囲内、すなわち±２クロック以内に引き込めば
よい。従って、ウィンドウ１ｏでは、フレーム同期信号
９及び内部フレーム同期信号８の位相差を監視し、±２
クロック以上になければ分周カウンタ６をリセットする
リセットパルス］２を発生する。これで、±２クロック
の精度でフレーム同期する。
になる範囲内、すなわち±２クロック以内に引き込めば
よい。従って、ウィンドウ１ｏでは、フレーム同期信号
９及び内部フレーム同期信号８の位相差を監視し、±２
クロック以上になければ分周カウンタ６をリセットする
リセットパルス］２を発生する。これで、±２クロック
の精度でフレーム同期する。
ここで、ウィンドウに幅を設けず、位相差が１クロック
以上であればただちに分周カウンタ６を１− リセッＩ・することも可能である。しかし、フレームに
一度の信号だけで１タロツク以内の精度の同期をとると
、ノイズの多い信号などでフレーム同期信号の検出を誤
った時に、同期が大きく外れる原因のとなるので好まし
くない。
以上であればただちに分周カウンタ６を１− リセッＩ・することも可能である。しかし、フレームに
一度の信号だけで１タロツク以内の精度の同期をとると
、ノイズの多い信号などでフレーム同期信号の検出を誤
った時に、同期が大きく外れる原因のとなるので好まし
くない。
次に、位相誤差演算回路１］を説明する。第２図は、位
相誤差演算を行なう水平同期信号の波形であり、丸印は
サンプル点を表わし、大きな丸印の３点を演算に使用す
る。位相誤差検出回路］１では、分周カウンタ６の出力
する内部水平同期信号１３を基準にして演算する。前述
のフレーム同期が±２クロックの精度なので、第２図（
ａ）から（ｅ）の５通りの演算パターンが存在する。演
算に使用する３つのサンプル点の値をＤｉ、Ｄ２．Ｄ３
とすると、演算式は、次のように表わされる。
相誤差演算を行なう水平同期信号の波形であり、丸印は
サンプル点を表わし、大きな丸印の３点を演算に使用す
る。位相誤差検出回路］１では、分周カウンタ６の出力
する内部水平同期信号１３を基準にして演算する。前述
のフレーム同期が±２クロックの精度なので、第２図（
ａ）から（ｅ）の５通りの演算パターンが存在する。演
算に使用する３つのサンプル点の値をＤｉ、Ｄ２．Ｄ３
とすると、演算式は、次のように表わされる。
サンプリング位相誤差＝ （Ｄ１＋Ｄ３）／２−Ｄ２水
平同期信号の振幅値を８ヒツ１へて１２８とすると、サ
ンプリング位相誤差の計算値は、第２図（ａ）が３２．
（ｂ）が６４、（ｃ）が０１（ｄ）が−６４、（ｅ
）が−３２となる。正しく同期がとれた状態が第２図（
ｃ）であ２ す、理想的なデジタルＭＵＳＥ信号の場合、サンプリン
グ位相誤差はＯである。しかし、入力のデジタルＭＵＳ
Ｅ信号にサンプリンタ位相誤差が予め存在することがあ
りそれは±１６未満である。そこで比較回路２０ては、
サンプリング位相誤差が±１６以上になれば、予めある
誤差ではなく同期が１クロック以上ずれているとみなし
、リセットパルス２１を発生する。このリセットパルス
２１は、分周カウンタ６をリセットし、第３図（ｃ）の
状態に同期させる。
平同期信号の振幅値を８ヒツ１へて１２８とすると、サ
ンプリング位相誤差の計算値は、第２図（ａ）が３２．
（ｂ）が６４、（ｃ）が０１（ｄ）が−６４、（ｅ
）が−３２となる。正しく同期がとれた状態が第２図（
ｃ）であ２ す、理想的なデジタルＭＵＳＥ信号の場合、サンプリン
グ位相誤差はＯである。しかし、入力のデジタルＭＵＳ
Ｅ信号にサンプリンタ位相誤差が予め存在することがあ
りそれは±１６未満である。そこで比較回路２０ては、
サンプリング位相誤差が±１６以上になれば、予めある
誤差ではなく同期が１クロック以上ずれているとみなし
、リセットパルス２１を発生する。このリセットパルス
２１は、分周カウンタ６をリセットし、第３図（ｃ）の
状態に同期させる。
以上の構成を手順によって、デジタルＭ Ｕ Ｓ Ｅ信
号に対する正確な同期再生が実現でき、装置の内部同期
クロック単位でずれることがない。
号に対する正確な同期再生が実現でき、装置の内部同期
クロック単位でずれることがない。
第３図は本発明の第２の実施例における同期再生装置の
構成を示すものである。第３図において、第１図及び第
４図と同一の符号は同じ機能を有する。２２は第１の切
替スイッチ、２３は第２の切替スイッチである。
構成を示すものである。第３図において、第１図及び第
４図と同一の符号は同じ機能を有する。２２は第１の切
替スイッチ、２３は第２の切替スイッチである。
次に、上記第２の実施例の動作について説明する。なお
、本実施例に入力される信号は、アナ口３ グＭＵＳＥ信号またはデジタルＭＵＳＥ信号とこれに同
期した外部同期信号であり、アナログＭＵＳＥ信号とデ
ジタルＭＵＳＥ信号の両方に対応した同期再生装置の例
である。第１の切替スイッチ２２は、アナログＭＵＳＥ
信号１をＡ／Ｄ変換したデジタルＭ、 Ｕ Ｓ Ｅ信号
と外部入力のデジタルＭＵＳＥ信号４を切り替える。第
２の切替スイッチ２３は、サンプリング位相誤差電圧が
あるＤ／Ａ変換器１６の出力電圧と、外部同期信号】７
とシステムクロック３どの位相差に別当する電圧１９（
位相比較器Ｉ８の出力）を切り替えて電圧制御発振器７
に加える。切替スイッチ２２．２３はそれぞれアナログ
入力とデジタル入力が可能な構成になっており、第３図
おける接続はデジタル入力の状態を示している。
、本実施例に入力される信号は、アナ口３ グＭＵＳＥ信号またはデジタルＭＵＳＥ信号とこれに同
期した外部同期信号であり、アナログＭＵＳＥ信号とデ
ジタルＭＵＳＥ信号の両方に対応した同期再生装置の例
である。第１の切替スイッチ２２は、アナログＭＵＳＥ
信号１をＡ／Ｄ変換したデジタルＭ、 Ｕ Ｓ Ｅ信号
と外部入力のデジタルＭＵＳＥ信号４を切り替える。第
２の切替スイッチ２３は、サンプリング位相誤差電圧が
あるＤ／Ａ変換器１６の出力電圧と、外部同期信号】７
とシステムクロック３どの位相差に別当する電圧１９（
位相比較器Ｉ８の出力）を切り替えて電圧制御発振器７
に加える。切替スイッチ２２．２３はそれぞれアナログ
入力とデジタル入力が可能な構成になっており、第３図
おける接続はデジタル入力の状態を示している。
その他の構成要素及びその動作は第１図及び第４図に示
したものと同じであり、説明を省略する。
したものと同じであり、説明を省略する。
第２の実施例の構成によれば、切替スイッチ２２゜２３
により、入力のＭ、 Ｕ Ｓ Ｅ信号がアナログ・デジ
タルの何れの場合にも対応でき、大部分の構成を１４ 共用できるので装置の小型化に有効である。
により、入力のＭ、 Ｕ Ｓ Ｅ信号がアナログ・デジ
タルの何れの場合にも対応でき、大部分の構成を１４ 共用できるので装置の小型化に有効である。
（発明の効果）
本発明は上記実施例から明ｆ′Ｊか／Ｊ：ように、デジ
タルＭＵＳＥ信号の同期再生において、クロック単位の
ずれのない正確に安定な同期再生ができるという効果を
有する。また、従来のアナログＭＵＳＥ信号の同期再生
装置に対し僅かな変更を加えることにより、デジタルＭ
ＵＳＥ信号に対してもクロック単位の同期がとれる同期
再生装置を簡単に実現することができる。
タルＭＵＳＥ信号の同期再生において、クロック単位の
ずれのない正確に安定な同期再生ができるという効果を
有する。また、従来のアナログＭＵＳＥ信号の同期再生
装置に対し僅かな変更を加えることにより、デジタルＭ
ＵＳＥ信号に対してもクロック単位の同期がとれる同期
再生装置を簡単に実現することができる。
第１図は本発明の第１の実施例におけるデジタルＭＵＳ
Ｅ信号の同期再生装置のブロック図、第２図は本発明の
実施例における位相誤差演算回路で扱う５通りのサンプ
リングパターンを表わす信号波形図、第３図は本発明の
第２の実施例におけるＭ Ｕ Ｓ Ｅ信号の同期再生装
置のブロック図、第４図は従来のアナログＭＵＳＥ信号
の同期再生装置のブロック図である。 １ ・・・アナログＭＵＳＥ信号、 ２ ・・ Ａ／Ｄ
変換器、 ３ ・・ システムクロック、４ ・・・デ
ジタルＭＵＳＥ信号、 ５ ・フレーム同期検出回路、
６ ・・分周カウンタ、 ７ ・・ 電圧制御発振器
、 ８ ・・・内部フレーム同期信号、 ９ ・フレー
ム同期信号、１０・・ ウィンドウ、１１ ・位相誤
差演算回路、１．２．２１ ・ リセッ１〜パルス、
１３・・・内部水平同期信号、１４サンプリング位相誤
差、Ｊ５ ・・ループフィルタ、 １６ ・Ｄ／Ａ
変換器、 １７外部同期信号、１８ ・・位相比較器
、１９位相差に相当する電圧、２０ ・比較回路、２
２・・・第１の切替スイッチ、２３・第２の切替スイッ
チ。
Ｅ信号の同期再生装置のブロック図、第２図は本発明の
実施例における位相誤差演算回路で扱う５通りのサンプ
リングパターンを表わす信号波形図、第３図は本発明の
第２の実施例におけるＭ Ｕ Ｓ Ｅ信号の同期再生装
置のブロック図、第４図は従来のアナログＭＵＳＥ信号
の同期再生装置のブロック図である。 １ ・・・アナログＭＵＳＥ信号、 ２ ・・ Ａ／Ｄ
変換器、 ３ ・・ システムクロック、４ ・・・デ
ジタルＭＵＳＥ信号、 ５ ・フレーム同期検出回路、
６ ・・分周カウンタ、 ７ ・・ 電圧制御発振器
、 ８ ・・・内部フレーム同期信号、 ９ ・フレー
ム同期信号、１０・・ ウィンドウ、１１ ・位相誤
差演算回路、１．２．２１ ・ リセッ１〜パルス、
１３・・・内部水平同期信号、１４サンプリング位相誤
差、Ｊ５ ・・ループフィルタ、 １６ ・Ｄ／Ａ
変換器、 １７外部同期信号、１８ ・・位相比較器
、１９位相差に相当する電圧、２０ ・比較回路、２
２・・・第１の切替スイッチ、２３・第２の切替スイッ
チ。
Claims (2)
- （１）デジタルＭＵＳＥ信号からフレーム同期信号を検
出するフレーム同期検出回路と、外部制御電圧で発振周
波数を制御する電圧制御発振器と、前記電圧制御発振器
の出力信号を分周することによりシステムクロックと内
部水平同期信号と内部フレーム同期信号を発生しリセッ
トパルスで分周動作を外部からリセット可能な分周カウ
ンタと、前記フレーム同期検出回路で検出された検出フ
レレーム同期信号と前記分周カウンタから出力された内
部フレーム同期信号の位相差が設定値以上になると前記
分周カウンタのリセットパルスを発生するウィンドウと
、前記分周カウンタから出力される内部水平同期信号の
位置において前記デジタルＭＵＳＥ信号のサンプリング
位相誤差を演算して出力する位相誤差演算回路と、前記
位相誤差演算回路の出力が設定した許容値より大きいと
き前記分周カウンタのリセットパルスを発生する比較回
路と、外部同期信号と前記システムクロックとの位相差
を検出し位相差に相当する制御電圧を前記電圧制御発振
器に供給する位相比較器とを備えたことを特徴とするＭ
ＵＳＥ信号の同期再生装置。 - （２）デジタルＭＵＳＥ信号からフレーム同期信号を検
出するフレーム同期検出回路と、外部制御電圧で発振周
波数を制御する電圧制御発振器と、前記電圧制御発振器
の出力信号を分周することによりシステムクロックと内
部水平同期信号と内部フレーム同期信号を発生しリセッ
トパルスで分周動作を外部からリセット可能な分周カウ
ンタと、前記フレーム同期検出回路で検出された検出フ
レレーム同期信号と前記分周カウンタから出力された内
部フレーム同期信号の位相差が設定値以上になると前記
分周カウンタのリセットパルスを発生するウィンドウと
、前記分周カウンタから出力される内部水平同期信号の
位置において前記デジタルＭＵＳＥ信号のサンプリング
位相誤差を演算して出力する位相誤差演算回路と、前記
位相誤差演算回路の出力が設定した許容値より大きいと
き前記分周カウンタのリセットパルスを発生する比較回
路と、外部同期信号と前記システムクロックとの位相差
を検出し位相差に相当する制御電圧を前記電圧制御発振
器に供給する位相比較器と、前記システムクロックでア
ナログＭＵＳＥ信号をサンプリングしデジタルＭＵＳＥ
信号に変換するＡ／Ｄ変換器と、外部から入力される前
記デジタルＭＵＳＥ信号と前記Ａ／Ｄ変換器で変換され
たデジタルＭＵＳＥ信号を切り替える第１の切替スイッ
チと、前記位相誤差演算回路の出力を積分するループフ
ィルタと、前記ループフィルタの出力をアナログ電圧に
変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力電圧
と前記位相比較器の出力電圧を切り替え前記電圧制御発
振器に加える第２の切替スイッチとを備え、前記第１の
切替スイッチと第２の切替スイッチとを同時に切り替え
ることによりアナログＭＵＳＥ信号とデジタルＭＵＳＥ
信号との両方の同期再生を可能にすることを特徴とする
ＭＵＳＥ信号の同期再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314359A JPH03175833A (ja) | 1989-12-05 | 1989-12-05 | Ｍｕｓｅ信号の同期再生装置 |
| US07/620,194 US5148276A (en) | 1989-12-05 | 1990-11-30 | Synchronous signal generator for the muse signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1314359A JPH03175833A (ja) | 1989-12-05 | 1989-12-05 | Ｍｕｓｅ信号の同期再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03175833A true JPH03175833A (ja) | 1991-07-30 |
Family
ID=18052383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1314359A Pending JPH03175833A (ja) | 1989-12-05 | 1989-12-05 | Ｍｕｓｅ信号の同期再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148276A (ja) |
| JP (1) | JPH03175833A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817485B2 (ja) * | 1991-01-29 | 1996-02-21 | 三洋電機株式会社 | Ｍｕｓｅ音声デコーダ |
| KR950003024B1 (ko) * | 1992-02-29 | 1995-03-29 | 삼성전자 주식회사 | 동기신호 발생장치 |
| US5335074A (en) * | 1993-02-08 | 1994-08-02 | Panasonic Technologies, Inc. | Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates |
| JPH0898054A (ja) * | 1994-09-27 | 1996-04-12 | Texas Instr Japan Ltd | 同期クロック発生回路および静止画像生成装置 |
| JP3847353B2 (ja) * | 1994-09-29 | 2006-11-22 | 日本テキサス・インスツルメンツ株式会社 | 同期検出回路 |
| JPH08102918A (ja) * | 1994-09-30 | 1996-04-16 | Texas Instr Japan Ltd | 静止画像生成装置およびフリーズエンコーダ |
| JP3086173B2 (ja) * | 1996-06-18 | 2000-09-11 | 日本無線株式会社 | 同期確立方法及びこれを用いたデータ復調装置 |
| JP3512142B2 (ja) * | 1997-06-10 | 2004-03-29 | 松下電器産業株式会社 | 映像信号処理装置 |
| KR100293939B1 (ko) * | 1998-02-17 | 2001-07-12 | 윤종용 | 다중선로로구성된시스템의클록공급장치 |
| KR100324045B1 (ko) * | 1999-08-04 | 2002-02-19 | 윤종용 | 디지털 텔레비젼 수신기의 외부 클럭 동기장치 및 방법 |
| JP2002112067A (ja) * | 2000-09-28 | 2002-04-12 | Nec Microsystems Ltd | 同期信号発生回路 |
| US6621304B2 (en) * | 2001-11-06 | 2003-09-16 | Infineon Technologies Aktiengesellschaft | Clocking and synchronization circuitry |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628383B2 (ja) * | 1985-05-15 | 1994-04-13 | ソニー株式会社 | フレーム同期パターン分離回路 |
| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| JPH02109486A (ja) * | 1988-10-19 | 1990-04-23 | Matsushita Electric Ind Co Ltd | 自動周波数切替装置 |
| DE3905669C2 (de) * | 1989-02-24 | 1996-03-07 | Broadcast Television Syst | Schaltungsanordnung zur Ableitung von Synchronsignalen aus einem digitalen Videosignal |
| JPH0323775A (ja) * | 1989-06-21 | 1991-01-31 | Hitachi Ltd | フレーム同期信号検出回路及びそれを用いた入力信号判別切換装置 |
| US4974081A (en) * | 1990-03-13 | 1990-11-27 | Pioneer Electronic Corporation | Clock pulse generating circuit |
-
1989
- 1989-12-05 JP JP1314359A patent/JPH03175833A/ja active Pending
-
1990
- 1990-11-30 US US07/620,194 patent/US5148276A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5148276A (en) | 1992-09-15 |
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