JPH01173919A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
- Publication number
- JPH01173919A JPH01173919A JP62329593A JP32959387A JPH01173919A JP H01173919 A JPH01173919 A JP H01173919A JP 62329593 A JP62329593 A JP 62329593A JP 32959387 A JP32959387 A JP 32959387A JP H01173919 A JPH01173919 A JP H01173919A
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- JP
- Japan
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- signal
- circuit
- frequency
- phase
- phase difference
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、与えられた同期信号に位相同期した信号を発
生させる位相ロックループ回路に関し、特に位相同期を
確立するために必要な時間を短縮した位相ロックループ
回路に関するものである。
生させる位相ロックループ回路に関し、特に位相同期を
確立するために必要な時間を短縮した位相ロックループ
回路に関するものである。
従来の位相ロックループ回路の一例を第２図に示す。位
相比較回路２１は、与えられた同期信号Ｓｙと、電圧側
？ｆｆ１１発振器２５が発生するクロックを分周回路２
６により分周して発生させた内部同量信号ｉｓｙとの位
相を比較し、これら２つの信号の位相差を表す信号を出
力する。
相比較回路２１は、与えられた同期信号Ｓｙと、電圧側
？ｆｆ１１発振器２５が発生するクロックを分周回路２
６により分周して発生させた内部同量信号ｉｓｙとの位
相を比較し、これら２つの信号の位相差を表す信号を出
力する。
位相差計数回路２２はこの信号をディジタル化し、上記
２つの信号の位相差を表すディジタル数値を求め、積分
回路２３はこの数値を積分する。その結果はＤ／Ａ変換
器２４によってアナログ化され、制御電圧として電圧制
御発振器２５に出力される。電圧制御発振器２５はこの
制御電圧に対応する周波数のクロックを発生させ、同期
信号ｓｙに位相同期した信号ｃｋとして出力し、また同
時に分周回路２６に出力する。
２つの信号の位相差を表すディジタル数値を求め、積分
回路２３はこの数値を積分する。その結果はＤ／Ａ変換
器２４によってアナログ化され、制御電圧として電圧制
御発振器２５に出力される。電圧制御発振器２５はこの
制御電圧に対応する周波数のクロックを発生させ、同期
信号ｓｙに位相同期した信号ｃｋとして出力し、また同
時に分周回路２６に出力する。
かりに同期信号ｓｙと信号ｃｋとの位相同期が外れたと
すると、同期信号ｓｙと内部同期信号ｉｓｙとの間に位
相差が生じ、位相比較回路２１はその位相差を表す信号
を出力する。位相差計数回路２２はこの信号をディジタ
ル化し、２つの信号の位相差を表すディジタル数値を積
分回路２３に出力する。このディジタル数値は積分回路
２３で積分され、その結果はＤ／Ａ変換器２４でアナロ
グ化されて電圧制御発振器２５に与えられる。これによ
り電圧制御発振器２５はその出力信号ｃｋの周波数を位
相同期を確立する方向に変化させ、最終的に２つの信号
ｓｙ、ｃｋの同期がとれた状態で回路は安定する。
すると、同期信号ｓｙと内部同期信号ｉｓｙとの間に位
相差が生じ、位相比較回路２１はその位相差を表す信号
を出力する。位相差計数回路２２はこの信号をディジタ
ル化し、２つの信号の位相差を表すディジタル数値を積
分回路２３に出力する。このディジタル数値は積分回路
２３で積分され、その結果はＤ／Ａ変換器２４でアナロ
グ化されて電圧制御発振器２５に与えられる。これによ
り電圧制御発振器２５はその出力信号ｃｋの周波数を位
相同期を確立する方向に変化させ、最終的に２つの信号
ｓｙ、ｃｋの同期がとれた状態で回路は安定する。
〔発明が解決しようとする問題点］
上述した従来の位相ロックループ回路は、積分回路２３
を用いて位相差を積分し、その結果により発振器の発信
周波数を制御して同期を確立するＢ、７成となっている
ので、例えば電源投入時やチャネル切り替え等により瞬
断が生じた場合、あるいは同期信号ｓｙの周波数が瞬間
的に変化した場合には、積分動作のため同期引き込みに
比較的長い時間を必要とする。
を用いて位相差を積分し、その結果により発振器の発信
周波数を制御して同期を確立するＢ、７成となっている
ので、例えば電源投入時やチャネル切り替え等により瞬
断が生じた場合、あるいは同期信号ｓｙの周波数が瞬間
的に変化した場合には、積分動作のため同期引き込みに
比較的長い時間を必要とする。
本発明の目的は、このような欠点を除去し、電源投入時
やチャネル切り替え等により瞬断が発生した場合、ある
いは同期信号の周波数が瞬間的に変化した場合に、短時
間で同期の確立を完了する位相ロックループ回路を提供
することにある。
やチャネル切り替え等により瞬断が発生した場合、ある
いは同期信号の周波数が瞬間的に変化した場合に、短時
間で同期の確立を完了する位相ロックループ回路を提供
することにある。
本発明は、同期信号に位相同期した信号を発生する回路
において、 この回路が発生する前記信号を分周して出力し、所定の
リセｙ ！・信号が入力されたとき所定の初期状態から
分周動作を開始する分周手段と、前記同期信号と前記分
周手段が出力する信号とを比較し、これらの信号の位相
差を表す信号を出力する位相差検出手段と、 この位相差検出手段が出力する前記位相差を表す信号よ
り前記位相差を表すディジタル数値を求めるディジタル
化手段と、 このディジタル化手段が求めたディジタル数値を積分し
て出力し、前記リセット信号が入力されたときその出力
をリセソＩ・する積分手段と、この積分手段の出力をア
ナログ信号に変換するアナログ化手段と、 このアナログ化手段からの前記アナログ信号に対応する
周波数の信号を発生し、前記回路が発生する前記信号と
して出力する発振器と、前記ディジタル化手段からのデ
ィジタル数値が所定の範囲を外れたとき、前記リセソＩ
・信号を前記積分手段および前記分周手段に出力するリ
セット信号発生手段とを備えたことを特徴とする。
において、 この回路が発生する前記信号を分周して出力し、所定の
リセｙ ！・信号が入力されたとき所定の初期状態から
分周動作を開始する分周手段と、前記同期信号と前記分
周手段が出力する信号とを比較し、これらの信号の位相
差を表す信号を出力する位相差検出手段と、 この位相差検出手段が出力する前記位相差を表す信号よ
り前記位相差を表すディジタル数値を求めるディジタル
化手段と、 このディジタル化手段が求めたディジタル数値を積分し
て出力し、前記リセット信号が入力されたときその出力
をリセソＩ・する積分手段と、この積分手段の出力をア
ナログ信号に変換するアナログ化手段と、 このアナログ化手段からの前記アナログ信号に対応する
周波数の信号を発生し、前記回路が発生する前記信号と
して出力する発振器と、前記ディジタル化手段からのデ
ィジタル数値が所定の範囲を外れたとき、前記リセソＩ
・信号を前記積分手段および前記分周手段に出力するリ
セット信号発生手段とを備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明による位相ロックループ回路の一例を示
すブロック図である。位相比較回路１１は、与えられた
同期信号ｓｙと、電圧制御発振器１５が発生するクロッ
クｃｋを分周回路１６により分周して発生させた内部同
期信号ｉｓｙとの位相を比較し、これら２つの信号の位
相差を表す信号ａを出力する。
すブロック図である。位相比較回路１１は、与えられた
同期信号ｓｙと、電圧制御発振器１５が発生するクロッ
クｃｋを分周回路１６により分周して発生させた内部同
期信号ｉｓｙとの位相を比較し、これら２つの信号の位
相差を表す信号ａを出力する。
位相差計数回路１２はこの信号ａをディジタル化し、上
記２つの信号の位［目差を表すディジタル数値すを求め
、積分回路１３はこの数値の積分値Ｃを出力する。積分
値ＣはＤ／Ａ変換器１４によってアナログ化され、制御
電圧ｄとして電圧制御１１発振器１５に出力される。電
圧制御発振器１５はこの制御電圧に対応する周波数のク
ロックを発生させ、同１υ１信号に位相同期した信閃ｃ
ｋとして出力し、また同時に分周回路１６に出力する。
記２つの信号の位［目差を表すディジタル数値すを求め
、積分回路１３はこの数値の積分値Ｃを出力する。積分
値ＣはＤ／Ａ変換器１４によってアナログ化され、制御
電圧ｄとして電圧制御１１発振器１５に出力される。電
圧制御発振器１５はこの制御電圧に対応する周波数のク
ロックを発生させ、同１υ１信号に位相同期した信閃ｃ
ｋとして出力し、また同時に分周回路１６に出力する。
計数検出回路１７は、ディジタル数値すが所定の範囲を
外れたとき、リセットパルスｅを積分回路１３および分
周回路１６に出力する。積分回路１３はリセットパルス
ｅが入力されると積分値Ｃをす七ノドし、また分周回路
１６はリセットパルスｅが入力されると初期状態から新
たに分周を開始する。
外れたとき、リセットパルスｅを積分回路１３および分
周回路１６に出力する。積分回路１３はリセットパルス
ｅが入力されると積分値Ｃをす七ノドし、また分周回路
１６はリセットパルスｅが入力されると初期状態から新
たに分周を開始する。
次に動作を説明する。同期信号ｓｙと信号ｃｋとの位相
同期が外れているとすると、同期信号Ｓｙと内部同期信
号ｉｓｙとの間に位相差が生じ、位相比較回路１１はそ
の位相差を表す信号ａを出力する。位相差計数回路１２
はこの信号をディジタル化し、２つの信号の位相差を表
すディジタル数値すを積分回路１３に出力する。このデ
ィジタル数値すは積分回路１３で積分され、その結果Ｃ
はＤ／Ａ変換器１４でアナログ化されて電圧制御発振器
１５に与えられる。これにより電圧制御発振器１５はそ
の出力信号ｃｋの周波数を位相同期を確立する方向に変
化させ、最終的に２つの信号ｓｙ、ｃｋの同期がとれた
状態で回路は安定する。
同期が外れているとすると、同期信号Ｓｙと内部同期信
号ｉｓｙとの間に位相差が生じ、位相比較回路１１はそ
の位相差を表す信号ａを出力する。位相差計数回路１２
はこの信号をディジタル化し、２つの信号の位相差を表
すディジタル数値すを積分回路１３に出力する。このデ
ィジタル数値すは積分回路１３で積分され、その結果Ｃ
はＤ／Ａ変換器１４でアナログ化されて電圧制御発振器
１５に与えられる。これにより電圧制御発振器１５はそ
の出力信号ｃｋの周波数を位相同期を確立する方向に変
化させ、最終的に２つの信号ｓｙ、ｃｋの同期がとれた
状態で回路は安定する。
ここで、例えばチャネルの切り替えにより瞬断が生した
とすると、ディジタル数値すは大きく変化し、所定の範
囲外となるため、計数検出回路１７はリセットパルスｅ
を出力する。これにより、積分回路１３はリセットされ
、分周回路１６は初期状態から分周を開始する。従って
、制御電圧ｄはゼロとなり、発振器１５が出力するクロ
ックｃｋの周波数は制御範囲の中心周波数に戻され、ま
た分周回路１６も強制的に初期状態に戻される。そして
、その状態から同期引き込み動作が再開されるので、短
時間で同期の確立を完了する。
とすると、ディジタル数値すは大きく変化し、所定の範
囲外となるため、計数検出回路１７はリセットパルスｅ
を出力する。これにより、積分回路１３はリセットされ
、分周回路１６は初期状態から分周を開始する。従って
、制御電圧ｄはゼロとなり、発振器１５が出力するクロ
ックｃｋの周波数は制御範囲の中心周波数に戻され、ま
た分周回路１６も強制的に初期状態に戻される。そして
、その状態から同期引き込み動作が再開されるので、短
時間で同期の確立を完了する。
以上説明したように本発明は、同期信号に位相同期した
信号を発生する回路において、この回路が発生する信号
を分周して出力し、所定のりセント信号が人力されたと
き所定の初期状態から分周動作を開始する分周手段と、
同期信号と分周手段が出力する信号とを比較し、これら
信号の位相差を表す信号を出力する位相差検出手段と、
この位相差検出手段が出力する位相差を表す信号より位
相差を表すディジタル数値を求めるディジタル化手段と
、このディジタル化手段が求めたディジタル数値を積分
して出力し、リセット信号が入力されたときその出力を
リセットする積分手段と、この積分手段の出力をアナロ
グ信号に変換するアナログ化手段と、このアナログ化手
段からのアナログ信号に対応する周波数の信号を発生し
、回路が発生する信号として出力する発信器と、ディジ
タル化手段からのディジタル数値が所定の範囲を外れた
とき、リセット信号を積分手段および分周手段に出力す
るりセント信号発生手段とを備えている。
信号を発生する回路において、この回路が発生する信号
を分周して出力し、所定のりセント信号が人力されたと
き所定の初期状態から分周動作を開始する分周手段と、
同期信号と分周手段が出力する信号とを比較し、これら
信号の位相差を表す信号を出力する位相差検出手段と、
この位相差検出手段が出力する位相差を表す信号より位
相差を表すディジタル数値を求めるディジタル化手段と
、このディジタル化手段が求めたディジタル数値を積分
して出力し、リセット信号が入力されたときその出力を
リセットする積分手段と、この積分手段の出力をアナロ
グ信号に変換するアナログ化手段と、このアナログ化手
段からのアナログ信号に対応する周波数の信号を発生し
、回路が発生する信号として出力する発信器と、ディジ
タル化手段からのディジタル数値が所定の範囲を外れた
とき、リセット信号を積分手段および分周手段に出力す
るりセント信号発生手段とを備えている。
従って本発明により、例えば電源投入時やチャネル切り
替え等により瞬断が生じた場合、あるいは同期信号の周
波数が瞬間的に変化した場合でも、短時間で同期の確立
を完了する位相ロックループ回路を実現できる。
替え等により瞬断が生じた場合、あるいは同期信号の周
波数が瞬間的に変化した場合でも、短時間で同期の確立
を完了する位相ロックループ回路を実現できる。
第１図は本発明による位相ロックループ回路の一実施例
を示すブロック図、 第２図は従来の位相ロックループ回路の一例を示すブロ
ック図である。 １１・・・・・位相比較回路 １２・・・・・位相差計数回路 １３・・・・・積分回路 １４・・・・・Ｄ／Ａ変換器 １５・・・・・電圧制御発振器 １６・・・・・分周回路 １７・・・・・計数検出回路 代理人 弁理士 岩 佐 義 幸
を示すブロック図、 第２図は従来の位相ロックループ回路の一例を示すブロ
ック図である。 １１・・・・・位相比較回路 １２・・・・・位相差計数回路 １３・・・・・積分回路 １４・・・・・Ｄ／Ａ変換器 １５・・・・・電圧制御発振器 １６・・・・・分周回路 １７・・・・・計数検出回路 代理人 弁理士 岩 佐 義 幸
Claims (1)
- （１）同期信号に位相同期した信号を発生する回路にお
いて、 この回路が発生する前記信号を分周して出力し、所定の
リセット信号が入力されたとき所定の初期状態から分周
動作を開始する分周手段と、 前記同期信号と前記分周手段が出力する信号とを比較し
、これらの信号の位相差を表す信号を出力する位相差検
出手段と、 この位相差検出手段が出力する前記位相差を表す信号よ
り前記位相差を表すディジタル数値を求めるディジタル
化手段と、 このディジタル化手段が求めたディジタル数値を積分し
て出力し、前記リセット信号が入力されたときその出力
をリセットする積分手段と、この積分手段の出力をアナ
ログ信号に変換するアナログ化手段と、 このアナログ化手段からの前記アナログ信号に対応する
周波数の信号を発生し、前記回路が発生する前記信号と
して出力する発振器と、 前記ディジタル化手段からのディジタル数値が所定の範
囲を外れたとき、前記リセット信号を前記積分手段およ
び前記分周手段に出力するリセット信号発生手段とを備
えたことを特徴とする位相ロックループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329593A JPH01173919A (ja) | 1987-12-28 | 1987-12-28 | 位相ロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329593A JPH01173919A (ja) | 1987-12-28 | 1987-12-28 | 位相ロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173919A true JPH01173919A (ja) | 1989-07-10 |
Family
ID=18223081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62329593A Pending JPH01173919A (ja) | 1987-12-28 | 1987-12-28 | 位相ロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173919A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177914A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | ディジタル処理形位相同期回路 |
| JPH04249918A (ja) * | 1991-01-08 | 1992-09-04 | Fujitsu General Ltd | 電圧制御発振装置 |
| JP2011120211A (ja) * | 2009-11-09 | 2011-06-16 | Toshiba Corp | デジタルｐｌｌ回路とその制御方法 |
-
1987
- 1987-12-28 JP JP62329593A patent/JPH01173919A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177914A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | ディジタル処理形位相同期回路 |
| JPH04249918A (ja) * | 1991-01-08 | 1992-09-04 | Fujitsu General Ltd | 電圧制御発振装置 |
| JP2011120211A (ja) * | 2009-11-09 | 2011-06-16 | Toshiba Corp | デジタルｐｌｌ回路とその制御方法 |
| US8248122B2 (en) | 2009-11-09 | 2012-08-21 | Kabushiki Kaisha Toshiba | Digital PLL circuit and method of controlling the same |
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