JPH04177914A - ディジタル処理形位相同期回路 - Google Patents
ディジタル処理形位相同期回路Info
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- JPH04177914A JPH04177914A JP2303986A JP30398690A JPH04177914A JP H04177914 A JPH04177914 A JP H04177914A JP 2303986 A JP2303986 A JP 2303986A JP 30398690 A JP30398690 A JP 30398690A JP H04177914 A JPH04177914 A JP H04177914A
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000008054 signal transmission Effects 0.000 claims 2
- 238000011084 recovery Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ディジタル処理水位相同期回路に関し、特に
、入力信号断後の自回路の自走状態から同期状態への再
引き込みを開始する出力信号の位相変動を抑圧可能なデ
ィジタル処理水位相同期回路に関する。
、入力信号断後の自回路の自走状態から同期状態への再
引き込みを開始する出力信号の位相変動を抑圧可能なデ
ィジタル処理水位相同期回路に関する。
第３図に従来のディジタル処理水位相同期回路を示す。
従来のディジタル処理水位相同期回路は、入力信号を受
けるための入力端子１１と出力信号を出力するための出
力端子１２とを有する。入力端子１１からの人力信号は
位相比較部１０１に供給される。位相比較部１０１には
、後述する分周器１０６から帰還信号も供給される。位
相比較部１０１は、帰還信号と入力信号とを位相を比較
し、位相差に応じたアナログ位相差信号を発生する。 アナログ位相差信号はアナログ・ディジタル（Ａ −Ｄ
）変換器１０２に供給される。Ａ−Ｄ変換器１０２はア
ナログ位相差信号をディジタル位相差信号に変換する。 ディジタル位相差信号は制御部１０３に供給される。制
御部１０３は、ディジタル位相差信号に予め定めた演算
処理を施して、演算処理結果を表す演算処理結果信号を
出力する。 演算処理結果信号は、電圧制御信号と位相制御信号と選
択信号とから成る。 電圧制御信号はディジタル制御発振器１０４に供給され
、位相制御信号と選択信号とは分周器１０６に供給され
る。 ディジタル制御発振器１０４は、電圧制御信号に応じた
周波数の出力信号を発生する。出力信号は出力端子１２
と分周器１０６とに供給される。 分周器１０６には更に入力端子１１から入力信号も供給
される。分周器１０６は、出力信号を位相比較周波数に
まで分周した帰還信号を作成する。 位相制御信号及び選択信号により、分周器１０６はその
分局比を任意に可変する。 第４図を参照すると、分周器１０６は、選択回路１０７
と分周回路１０８とを含む。選択回路１０７は、選択信
号を受けるための第１の選択回路入力端子１９と、位相
制御信号を受ける第２の選択回路入力端子２０と、通常
時の分周比を決定する固定値を入力するための第３の選
択回路入力端子２１とを有する。 選択回路１０７は、分周回路１０８の位相初期化及び入
力信号の一方を選択して、選択された分周比を表す分周
比信号を分周回路１０８へ出力する。分周比信号に応答
して、分周回路１０８はこの分周比信号で表される分周
比でディジタル制御発振器１０４から分周回路入力端子
１６で供給される出力信号を分周して、分周回路出力端
子１８から帰還信号を出力する。分周回路出力端子１７
で入力端子１１から供給された入力信号はインヒビット
回路を介して分周回路１０８に供給される。 インヒビット回路には、第１の選択回路入力端子１９か
ら選択信号が供給される。 通常、入力端子１１から入力信号が正常に得られれば、
位相比較部１０１とＡ−Ｄ変換器１０２を介して入力信
号と帰還信号の位相差を表すディジタル位相差信号が制
御部１０３に与えられる。 制御部１０３はディジタル位相差信号の演算処理結果を
電圧制御信号としてディジタル制御発振器１０４へ送出
して、ディジタル制御発振器１０４に加えられる電圧を
変化させることにより、出力信号の位相の変動を減少さ
せるような制御を行う。 分周器１０６では、選択回路１０７で第３の選択回路入
力端子２１から得られた固定値を分周比として選択し、
この分周比に従って、分周回路１０８は出力信号を帰還
信号にまで分周している。 入力信号か断となったとき、制御部１０３は、電圧制御
信号として、その時刻での演算処理結果ではなく入力信
号が断となる前の演算処理結果をディジタル制御発振器
１０４へ送出することで、出力信号の位相の変動を抑止
する。 入力信号が回復したとき、制御部１０３は分周回路１０
８の初期化を行わせ、選択回路１０７で第２の選択回路
入力端子２ｏがら得られた位相制御信号を選択させて、
分周回路１０８への分周比を一度だけ変化させる。これ
により、帰還信号と入力信号と位相差が自走状態になる
前の位相差と等しくなるように位相設定を行い、その後
で通常の動作に戻すことにより、再引き込み時の位相変
動を防止している。
けるための入力端子１１と出力信号を出力するための出
力端子１２とを有する。入力端子１１からの人力信号は
位相比較部１０１に供給される。位相比較部１０１には
、後述する分周器１０６から帰還信号も供給される。位
相比較部１０１は、帰還信号と入力信号とを位相を比較
し、位相差に応じたアナログ位相差信号を発生する。 アナログ位相差信号はアナログ・ディジタル（Ａ −Ｄ
）変換器１０２に供給される。Ａ−Ｄ変換器１０２はア
ナログ位相差信号をディジタル位相差信号に変換する。 ディジタル位相差信号は制御部１０３に供給される。制
御部１０３は、ディジタル位相差信号に予め定めた演算
処理を施して、演算処理結果を表す演算処理結果信号を
出力する。 演算処理結果信号は、電圧制御信号と位相制御信号と選
択信号とから成る。 電圧制御信号はディジタル制御発振器１０４に供給され
、位相制御信号と選択信号とは分周器１０６に供給され
る。 ディジタル制御発振器１０４は、電圧制御信号に応じた
周波数の出力信号を発生する。出力信号は出力端子１２
と分周器１０６とに供給される。 分周器１０６には更に入力端子１１から入力信号も供給
される。分周器１０６は、出力信号を位相比較周波数に
まで分周した帰還信号を作成する。 位相制御信号及び選択信号により、分周器１０６はその
分局比を任意に可変する。 第４図を参照すると、分周器１０６は、選択回路１０７
と分周回路１０８とを含む。選択回路１０７は、選択信
号を受けるための第１の選択回路入力端子１９と、位相
制御信号を受ける第２の選択回路入力端子２０と、通常
時の分周比を決定する固定値を入力するための第３の選
択回路入力端子２１とを有する。 選択回路１０７は、分周回路１０８の位相初期化及び入
力信号の一方を選択して、選択された分周比を表す分周
比信号を分周回路１０８へ出力する。分周比信号に応答
して、分周回路１０８はこの分周比信号で表される分周
比でディジタル制御発振器１０４から分周回路入力端子
１６で供給される出力信号を分周して、分周回路出力端
子１８から帰還信号を出力する。分周回路出力端子１７
で入力端子１１から供給された入力信号はインヒビット
回路を介して分周回路１０８に供給される。 インヒビット回路には、第１の選択回路入力端子１９か
ら選択信号が供給される。 通常、入力端子１１から入力信号が正常に得られれば、
位相比較部１０１とＡ−Ｄ変換器１０２を介して入力信
号と帰還信号の位相差を表すディジタル位相差信号が制
御部１０３に与えられる。 制御部１０３はディジタル位相差信号の演算処理結果を
電圧制御信号としてディジタル制御発振器１０４へ送出
して、ディジタル制御発振器１０４に加えられる電圧を
変化させることにより、出力信号の位相の変動を減少さ
せるような制御を行う。 分周器１０６では、選択回路１０７で第３の選択回路入
力端子２１から得られた固定値を分周比として選択し、
この分周比に従って、分周回路１０８は出力信号を帰還
信号にまで分周している。 入力信号か断となったとき、制御部１０３は、電圧制御
信号として、その時刻での演算処理結果ではなく入力信
号が断となる前の演算処理結果をディジタル制御発振器
１０４へ送出することで、出力信号の位相の変動を抑止
する。 入力信号が回復したとき、制御部１０３は分周回路１０
８の初期化を行わせ、選択回路１０７で第２の選択回路
入力端子２ｏがら得られた位相制御信号を選択させて、
分周回路１０８への分周比を一度だけ変化させる。これ
により、帰還信号と入力信号と位相差が自走状態になる
前の位相差と等しくなるように位相設定を行い、その後
で通常の動作に戻すことにより、再引き込み時の位相変
動を防止している。
このような従来のディジタル処理形位相同期回路は、デ
ィジタル制御発振器１０４の発振周波数が極めて高くな
ると、帰還ループ内に設置された分周器１０６は、一般
に、極めて複雑、大規模になる。このため、従来のディ
ジタル処理形位相同期回路は、高価になるばかりでなく
、安定に動作させることが困難となる欠点がある。
ィジタル制御発振器１０４の発振周波数が極めて高くな
ると、帰還ループ内に設置された分周器１０６は、一般
に、極めて複雑、大規模になる。このため、従来のディ
ジタル処理形位相同期回路は、高価になるばかりでなく
、安定に動作させることが困難となる欠点がある。
本発明によるディジタル処理形位相同期回路は、人力信
号と出力信号に係る帰還信号との位相差を比較する位相
比較部を備えたディジタル処理形位相同期回路において
、入力信号断の自回路の自走状態から同期状態への再引
き込みを開始するときに、入力信号と帰還信号の初期位
相を予め定めた位相関係とする位相初期化手段と、上記
位相比較部に対する帰還信号の供給を一時的に停止する
信号送出停止手段と、を備えたことを特徴とする。 ここで、信号送出停止手段は、位相初期化手段により予
め定めた位相関係とした後、入力信号断直前の入力信号
と帰還信号との位相差の差分に相当する時間にわたり位
相比較部に対する帰還信号の供給を一時的に停止する構
成である。
号と出力信号に係る帰還信号との位相差を比較する位相
比較部を備えたディジタル処理形位相同期回路において
、入力信号断の自回路の自走状態から同期状態への再引
き込みを開始するときに、入力信号と帰還信号の初期位
相を予め定めた位相関係とする位相初期化手段と、上記
位相比較部に対する帰還信号の供給を一時的に停止する
信号送出停止手段と、を備えたことを特徴とする。 ここで、信号送出停止手段は、位相初期化手段により予
め定めた位相関係とした後、入力信号断直前の入力信号
と帰還信号との位相差の差分に相当する時間にわたり位
相比較部に対する帰還信号の供給を一時的に停止する構
成である。
以下、本発明の実施例について図面を参照して説明する
。 第１図を参照すると、本発明の一実施例によるディジタ
ル処理形位相同期回路は、分周器１０６の代わりに、分
周回路２０７とビット断回路２０８とが設けられている
点を除いて、第３図に示されたものと同様の構成を有す
る。 ビット断回路２０８は、制御部１０３からのビット断信
号により出力信号から所定のパルスを除去し、パルス除
去された信号を出力する。分周回路２０７は、パルス除
去された信号を分周して、帰還信号を出力する。分周回
路２０７は、位相を入力信号により初期化することがで
きる。 第２図を参照して、第１図に示されたビット断回路２０
８は、ビット断信号を入力するビット断回路入力端子１
３と、出力信号を入力するビット断回路入力端子１４と
、パルス除去された信号を出力するビット断回路出力端
子１５とを有する。 ビット断回路２０８は、第１及び第２のＤタイプ・フリ
ップフロップ２０９及び２１０と、ナンド回路２１１と
、アンド回路２１２と、インバータ回路２１３とを有す
る。 インバータ回路２１３は、ビット断回路入力端子１４か
らの出力信号を反転して、反転された出力信号を出力す
る。 第１のＤタイプ・フリップフロップ２０９は、ビット断
回路入力端子１３からのビット断信号を受ける第１のデ
ータ入力Ｄ１と、インバータ回路２１３からの反転され
た出力信号を受ける第１のクロック入力ＣＫＩと、第１
の非反転出力信号を出力する第１の非反転出力Ｑ１と、
第１の反転出力信号を出力する第１の反転出力σゴとを
有する。 第２のＤタイプ・フリップフロップ２１０は、第１の非
反転出力Ｑ１からの第１の非反転出力信号を受ける第２
のデータ入力Ｄ２と、インバータ回路２１３からの反転
された出力信号を受ける第２のクロック入力ＣＫ２と、
第２の非反転出力信号を出力する第２の非反転出力Ｑ２
とを有する。 ナンド回路２１１は、第１の反転出力Ｃからの第１の反
転出力信号と第２の非反転出力Ｑ２からの第２の非反転
出力信号とのナンド演算を実行し、ナンド出力信号を出
力する。 アンド回路２１２は、ナンド回路２１１からのナンド出
力信号とビット断回路入力端子１４からの出力信号との
論理積演算を実行し、論理積出力信号を出力する。この
論理積出力信号は、パルス除去された信号としてビット
断回路出力端子１５から出力される。 従って、ビット断回路２０８は、ビット断回路入力端子
１４から入力された出力信号を、ビット断回路入力端子
１３から入力されるビット断信号の立ち上がり変化点が
入力されるごとに１ビットだけ除去し、パルス除去され
た信号をビット断回路出力端子１５から出力する。 第２図から明らかなように、ビット断回路２０８は、極
めて簡単な構成であり、かつ周波数に依存しないため高
速動作が可能である。 本実施例のディジタル処理形位相同期回路は、入力信号
が正常に得られる場合及び入力信号か断の場合について
は、第３図に示された従来のものと同様の動作をするが
、入力信号か回復したときには、入力信号により分周回
路２０７を初期化し、制御部１０３からのビット断信号
によって、ビット断回路２０８で出力信号からビットを
抜くことにより、位相比較部１０１に対する帰還信号の
供給を一時的に停止して、帰還信号と入力信号との位相
差が自走状態になる前の位相差と等しくなるように、位
相設定を行うことかできる。
。 第１図を参照すると、本発明の一実施例によるディジタ
ル処理形位相同期回路は、分周器１０６の代わりに、分
周回路２０７とビット断回路２０８とが設けられている
点を除いて、第３図に示されたものと同様の構成を有す
る。 ビット断回路２０８は、制御部１０３からのビット断信
号により出力信号から所定のパルスを除去し、パルス除
去された信号を出力する。分周回路２０７は、パルス除
去された信号を分周して、帰還信号を出力する。分周回
路２０７は、位相を入力信号により初期化することがで
きる。 第２図を参照して、第１図に示されたビット断回路２０
８は、ビット断信号を入力するビット断回路入力端子１
３と、出力信号を入力するビット断回路入力端子１４と
、パルス除去された信号を出力するビット断回路出力端
子１５とを有する。 ビット断回路２０８は、第１及び第２のＤタイプ・フリ
ップフロップ２０９及び２１０と、ナンド回路２１１と
、アンド回路２１２と、インバータ回路２１３とを有す
る。 インバータ回路２１３は、ビット断回路入力端子１４か
らの出力信号を反転して、反転された出力信号を出力す
る。 第１のＤタイプ・フリップフロップ２０９は、ビット断
回路入力端子１３からのビット断信号を受ける第１のデ
ータ入力Ｄ１と、インバータ回路２１３からの反転され
た出力信号を受ける第１のクロック入力ＣＫＩと、第１
の非反転出力信号を出力する第１の非反転出力Ｑ１と、
第１の反転出力信号を出力する第１の反転出力σゴとを
有する。 第２のＤタイプ・フリップフロップ２１０は、第１の非
反転出力Ｑ１からの第１の非反転出力信号を受ける第２
のデータ入力Ｄ２と、インバータ回路２１３からの反転
された出力信号を受ける第２のクロック入力ＣＫ２と、
第２の非反転出力信号を出力する第２の非反転出力Ｑ２
とを有する。 ナンド回路２１１は、第１の反転出力Ｃからの第１の反
転出力信号と第２の非反転出力Ｑ２からの第２の非反転
出力信号とのナンド演算を実行し、ナンド出力信号を出
力する。 アンド回路２１２は、ナンド回路２１１からのナンド出
力信号とビット断回路入力端子１４からの出力信号との
論理積演算を実行し、論理積出力信号を出力する。この
論理積出力信号は、パルス除去された信号としてビット
断回路出力端子１５から出力される。 従って、ビット断回路２０８は、ビット断回路入力端子
１４から入力された出力信号を、ビット断回路入力端子
１３から入力されるビット断信号の立ち上がり変化点が
入力されるごとに１ビットだけ除去し、パルス除去され
た信号をビット断回路出力端子１５から出力する。 第２図から明らかなように、ビット断回路２０８は、極
めて簡単な構成であり、かつ周波数に依存しないため高
速動作が可能である。 本実施例のディジタル処理形位相同期回路は、入力信号
が正常に得られる場合及び入力信号か断の場合について
は、第３図に示された従来のものと同様の動作をするが
、入力信号か回復したときには、入力信号により分周回
路２０７を初期化し、制御部１０３からのビット断信号
によって、ビット断回路２０８で出力信号からビットを
抜くことにより、位相比較部１０１に対する帰還信号の
供給を一時的に停止して、帰還信号と入力信号との位相
差が自走状態になる前の位相差と等しくなるように、位
相設定を行うことかできる。
以上説明したように、本発明のディジタル処理形位相同
期回路では、入力断回復後の位相設定を極めて簡単な回
路を付加するだけで実現でき、従来のものと比較して安
価なる。さらに、周波数に依存しない回路とすることが
できるので、発振周波数が極めて高くなっても、動作を
安定にすることか可能となる効果がある。
期回路では、入力断回復後の位相設定を極めて簡単な回
路を付加するだけで実現でき、従来のものと比較して安
価なる。さらに、周波数に依存しない回路とすることが
できるので、発振周波数が極めて高くなっても、動作を
安定にすることか可能となる効果がある。
第１図は本発明の一実施例によるディジタル処理形位相
同期回路を示すブロック図、第２図は第１図中のビット
断回路を示すブロック図、第３図は従来のディジタル処
理形位相同期回路を示すブロック図、第４図は第３図中
の分周器を示すブロック図である。 １１・・・入力端子、１２・・・出力端子、１３・・・
ビット断回路入力端子、１４・・・ビット断回路入力端
子、１５・・・ビット断回路出力端子、１６・・・分周
回路入力端子、１７・・・分周回路入力端子、１８・・
・分周回路出力端子、１つ・・・選択回路入力端子、２
ｏ・・・選択回路入力端子、２１・・・選択回路入力端
子、１゜１・・・位相比較部、１０２・・・Ａ−Ｄ変換
器、１０３・・・制御部、１，０４・・・ディジタル制
御発振器、１゜６・・・分周器、１０７・・・選択回路
、１０ｇ・・・分周回路、２０ｇ・・・ビット断回路、
２０９・・・Ｄタイプ・フリップフロップ、２１０・・
・Ｄタイプ・フリップフロップ、２１１・・・ナンド回
路、２１２・・・アンド回路、２１３・・・インバータ
回路。
同期回路を示すブロック図、第２図は第１図中のビット
断回路を示すブロック図、第３図は従来のディジタル処
理形位相同期回路を示すブロック図、第４図は第３図中
の分周器を示すブロック図である。 １１・・・入力端子、１２・・・出力端子、１３・・・
ビット断回路入力端子、１４・・・ビット断回路入力端
子、１５・・・ビット断回路出力端子、１６・・・分周
回路入力端子、１７・・・分周回路入力端子、１８・・
・分周回路出力端子、１つ・・・選択回路入力端子、２
ｏ・・・選択回路入力端子、２１・・・選択回路入力端
子、１゜１・・・位相比較部、１０２・・・Ａ−Ｄ変換
器、１０３・・・制御部、１，０４・・・ディジタル制
御発振器、１゜６・・・分周器、１０７・・・選択回路
、１０ｇ・・・分周回路、２０ｇ・・・ビット断回路、
２０９・・・Ｄタイプ・フリップフロップ、２１０・・
・Ｄタイプ・フリップフロップ、２１１・・・ナンド回
路、２１２・・・アンド回路、２１３・・・インバータ
回路。
Claims (1)
- 【特許請求の範囲】 １、入力信号と出力信号に係る帰還信号との位相差を比
較する位相比較部を備えたディジタル処理形位相同期回
路において、 前記入力信号断の自回路の自走状態から同期状態への再
引き込みを開始するときに、前記入力信号と前記帰還信
号の初期位相を予め定めた位相関係とする位相初期化手
段と、 前記位相比較部に対する前記帰還信号の供給を一時的に
停止する信号送出停止手段と、 を備えたことを特徴とするディジタル処理形位相同期回
路。 ２、前記信号送出停止手段は、前記位相初期化手段によ
り予め定めた位相関係として、前記入力信号断直前の入
力信号と前記帰還信号との位相差の差分に相当する時間
にわたり前記位相比較部に対する前記帰還信号の供給を
一時的に停止する請求項１記載のディジタル処理形位相
同期回路。 ３、入力信号と帰還信号との位相を比較し、位相差に応
じたアナログ位相差信号を発生する位相比較部と、 前記アナログ位相差信号をディジタル位相差信号に変換
するアナログ・ディジタル変換器と、前記ディジタル位
相差信号に予め定めた演算処理を施して、電圧制御信号
とビット断信号とを出力する制御部と、 前記電圧制御信号に応じた周波数の出力信号を発生する
ディジタル制御発振器と、 前記ビット断信号に応答して前記出力信号から所定のパ
ルスを除去し、パルス除去された信号を出力するビット
断回路と、 前記パルス除去された信号を分周して前記帰還信号を出
力すると共に、前記帰還信号の位相を前記入力信号によ
り初期化可能な分周回路と、を有するディジタル処理形
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303986A JP2794931B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル処理形位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303986A JP2794931B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル処理形位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177914A true JPH04177914A (ja) | 1992-06-25 |
| JP2794931B2 JP2794931B2 (ja) | 1998-09-10 |
Family
ID=17927668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303986A Expired - Lifetime JP2794931B2 (ja) | 1990-11-13 | 1990-11-13 | ディジタル処理形位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794931B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239919A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | 位相同期発振回路 |
| JPH01173919A (ja) * | 1987-12-28 | 1989-07-10 | Nec Corp | 位相ロックループ回路 |
-
1990
- 1990-11-13 JP JP2303986A patent/JP2794931B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239919A (ja) * | 1985-08-14 | 1987-02-20 | Mitsubishi Electric Corp | 位相同期発振回路 |
| JPH01173919A (ja) * | 1987-12-28 | 1989-07-10 | Nec Corp | 位相ロックループ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2794931B2 (ja) | 1998-09-10 |
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