JP2000022529A - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2000022529A JP2000022529A JP10189201A JP18920198A JP2000022529A JP 2000022529 A JP2000022529 A JP 2000022529A JP 10189201 A JP10189201 A JP 10189201A JP 18920198 A JP18920198 A JP 18920198A JP 2000022529 A JP2000022529 A JP 2000022529A
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Abstract
(57)【要約】
【課題】 集積回路において電源投入時に常に安定して
動作することができる位相同期回路を提供する。 【解決手段】 制御電圧に対応する周波数の出力信号を
生じるＶＣＯ３と、外部より供給されるクロックとＶＣ
Ｏ３の出力信号とを比較してＶＣＯ３の制御電圧を出力
する位相比較器１と、制御電圧の高周波成分を取り除く
ループフィルタ２によって構成される位相同期回路にお
いて、一定の電圧を供給する電圧源６と、ＶＣＯ３の制
御端子と電圧源６とを接続または切離しするスイッチ回
路５と、ＶＣＯ３の出力信号の周波数を検出し、予め設
定された周波数を超えた場合にスイッチ回路５をオンに
して電圧源６の電圧をＶＣＯ３の制御端子に印加する周
波数検出回路４とを設けたものであり、電源投入時にＶ
ＣＯ３が高周波数を発振する場合に制御電圧をコントロ
ールして集積回路を安定に動作させる。
動作することができる位相同期回路を提供する。 【解決手段】 制御電圧に対応する周波数の出力信号を
生じるＶＣＯ３と、外部より供給されるクロックとＶＣ
Ｏ３の出力信号とを比較してＶＣＯ３の制御電圧を出力
する位相比較器１と、制御電圧の高周波成分を取り除く
ループフィルタ２によって構成される位相同期回路にお
いて、一定の電圧を供給する電圧源６と、ＶＣＯ３の制
御端子と電圧源６とを接続または切離しするスイッチ回
路５と、ＶＣＯ３の出力信号の周波数を検出し、予め設
定された周波数を超えた場合にスイッチ回路５をオンに
して電圧源６の電圧をＶＣＯ３の制御端子に印加する周
波数検出回路４とを設けたものであり、電源投入時にＶ
ＣＯ３が高周波数を発振する場合に制御電圧をコントロ
ールして集積回路を安定に動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の安定動
作を保証する位相同期回路に関するものである。
作を保証する位相同期回路に関するものである。
【０００２】
【従来の技術】図２は、従来の位相同期回路の構成を示
したものである。図２において、１は外部より入力する
第一のクロック（ｆｓｃ）と第二のクロックとを比較し
て予め設定した任意の比較電圧を出力する位相比較器、
２は位相比較器１の出力電圧の高周波成分を取り除きＤ
Ｃ成分のみを出力するループフィルタ（以下ＬＰＦと記
す）、３は、ＬＰＦ２のＤＣ成分の出力電圧に対応する
周波数を生成し、前記第二のクロックを出力する電圧制
御発振器（以下ＶＣＯと記す）であり、位相比較器１，
ＬＰＦ２，ＶＣＯ３のループによって位相同期回路が構
成されている。
したものである。図２において、１は外部より入力する
第一のクロック（ｆｓｃ）と第二のクロックとを比較し
て予め設定した任意の比較電圧を出力する位相比較器、
２は位相比較器１の出力電圧の高周波成分を取り除きＤ
Ｃ成分のみを出力するループフィルタ（以下ＬＰＦと記
す）、３は、ＬＰＦ２のＤＣ成分の出力電圧に対応する
周波数を生成し、前記第二のクロックを出力する電圧制
御発振器（以下ＶＣＯと記す）であり、位相比較器１，
ＬＰＦ２，ＶＣＯ３のループによって位相同期回路が構
成されている。
【０００３】７は、第二のクロックを入力して第三のク
ロックを生成し、回路全体にシステムクロックとして供
給するクロックバッファ、８は、外部入力の第一のシス
テムリセット信号ＮＲＳＴと第三のクロックを入力し
て、回路全体に第二のシステムリセット信号を供給する
フリップフロップ、９，１０は第三のクロックとフリッ
プフロップ８が出力する第二のシステムリセット信号と
を入力して初期化される同期カウンタである。
ロックを生成し、回路全体にシステムクロックとして供
給するクロックバッファ、８は、外部入力の第一のシス
テムリセット信号ＮＲＳＴと第三のクロックを入力し
て、回路全体に第二のシステムリセット信号を供給する
フリップフロップ、９，１０は第三のクロックとフリッ
プフロップ８が出力する第二のシステムリセット信号と
を入力して初期化される同期カウンタである。
【０００４】以上のように構成された位相同期回路につ
いて、以下その動作を説明する。位相同期回路のＶＣＯ
３はその電圧制御端子がＧＮＤレベルのとき最高周波数
を発振し、ＶＤＤレベルのとき最低周波数を発振する。
いて、以下その動作を説明する。位相同期回路のＶＣＯ
３はその電圧制御端子がＧＮＤレベルのとき最高周波数
を発振し、ＶＤＤレベルのとき最低周波数を発振する。
【０００５】集積回路に電源を投入する以前は、ＮＲＳ
Ｔは“Ｌ”であり、電源投入に伴いある時定数の期間
“Ｌ”の状態にある。一方、位相比較器１，ＬＰＦ２，
ＶＣＯ３より構成される位相同期回路は、電源投入と同
時に動作し始めるが、第一のクロックと第二のクロック
が瞬時にロックしないため、ＬＰＦ２の出力電圧は予め
定めた任意の電圧とはならない。ＶＣＯ３は、制御電圧
に応じて特定の周波数を生成し、第二のクロックを出力
する。一定期間後、第一のクロックと第二のクロックは
ロックし、ＬＰＦ２の出力は前記任意の電圧となる。
Ｔは“Ｌ”であり、電源投入に伴いある時定数の期間
“Ｌ”の状態にある。一方、位相比較器１，ＬＰＦ２，
ＶＣＯ３より構成される位相同期回路は、電源投入と同
時に動作し始めるが、第一のクロックと第二のクロック
が瞬時にロックしないため、ＬＰＦ２の出力電圧は予め
定めた任意の電圧とはならない。ＶＣＯ３は、制御電圧
に応じて特定の周波数を生成し、第二のクロックを出力
する。一定期間後、第一のクロックと第二のクロックは
ロックし、ＬＰＦ２の出力は前記任意の電圧となる。
【０００６】クロックバッファ７は、第二のクロックを
入力して第三のクロックを生成する。ＮＲＳＴの“Ｌ”
期間に、フリップフロップ８は第三のクロックによって
“Ｌ”を取り込み、集積回路全体を初期化する。同期カ
ウンタ９，１０も同様にリセット信号と第三のクロック
で初期化され、その出力はそれぞれ“０”になる。
入力して第三のクロックを生成する。ＮＲＳＴの“Ｌ”
期間に、フリップフロップ８は第三のクロックによって
“Ｌ”を取り込み、集積回路全体を初期化する。同期カ
ウンタ９，１０も同様にリセット信号と第三のクロック
で初期化され、その出力はそれぞれ“０”になる。
【０００７】次に、ある時定数後、ＮＲＳＴが“Ｈ”に
なると、フリップフロップ８は第三のクロックによって
“Ｈ”を取り込み、１クロック後に“Ｈ”を出力して集
積回路のリセット解除を行う。同期カウンタ９，１０
は、リセット解除後、１クロック毎にカウントアップも
しくはカウントダウンを行う。
なると、フリップフロップ８は第三のクロックによって
“Ｈ”を取り込み、１クロック後に“Ｈ”を出力して集
積回路のリセット解除を行う。同期カウンタ９，１０
は、リセット解除後、１クロック毎にカウントアップも
しくはカウントダウンを行う。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、パワーオンリセット時に電圧制御回路の
電圧レベルが定まらないため、ＶＣＯの生じる周波数は
安定せず、時として異常に高い周波数、すなわちＶＣＯ
の最高周波数を生じることがある。このように第二のク
ロックが高周波数を生じると当然第三のクロックも高周
波数となる。
来の構成では、パワーオンリセット時に電圧制御回路の
電圧レベルが定まらないため、ＶＣＯの生じる周波数は
安定せず、時として異常に高い周波数、すなわちＶＣＯ
の最高周波数を生じることがある。このように第二のク
ロックが高周波数を生じると当然第三のクロックも高周
波数となる。
【０００９】また、集積回路全体に供給されるリセット
信号も配線遅延等によりブロック間でスキューが生じて
いる。第三のクロックの周波数が各カウンタ間のリセッ
ト信号のスキュー以上になると、初期化した各カウンタ
毎にカウントを開始するタイミングが異なり、集積回路
が誤動作するという問題があった。
信号も配線遅延等によりブロック間でスキューが生じて
いる。第三のクロックの周波数が各カウンタ間のリセッ
ト信号のスキュー以上になると、初期化した各カウンタ
毎にカウントを開始するタイミングが異なり、集積回路
が誤動作するという問題があった。
【００１０】本発明は、上記従来の問題点を解決するも
のであり、電源投入直後に集積回路が安定して動作する
ことのできる位相同期回路を提供することを目的とす
る。
のであり、電源投入直後に集積回路が安定して動作する
ことのできる位相同期回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明の位相同期回路は、ＶＣＯの異常周波数を検
出し、ＶＣＯの制御電圧をコントロールするようにした
ものである。
に、本発明の位相同期回路は、ＶＣＯの異常周波数を検
出し、ＶＣＯの制御電圧をコントロールするようにした
ものである。
【００１２】そこで、請求項１に記載の発明は、制御電
圧に対応する周波数の出力信号を発生する電圧制御発振
器と、外部より供給されるクロックと前記電圧制御発振
器の出力信号とを比較して前記電圧制御発振器の制御電
圧を出力する位相比較器と、前記位相比較器が出力する
前記制御電圧の高周波成分を取り除くループフィルタと
からなる位相同期回路において、一定の電圧を供給する
電圧源と、前記電圧制御発振器の制御端子と前記電圧源
とを接続または切離しするスイッチ回路と、前記電圧制
御発振器の出力信号の周波数を検出し、予め設定された
周波数を超えた場合に前記スイッチ回路をオンにして前
記電圧源の電圧を前記電圧制御発振器の制御端子に印加
する周波数検出回路とを設けたことを特徴とするもので
ある。この構成により、電源投入時に集積回路を安定し
て動作させることができる。
圧に対応する周波数の出力信号を発生する電圧制御発振
器と、外部より供給されるクロックと前記電圧制御発振
器の出力信号とを比較して前記電圧制御発振器の制御電
圧を出力する位相比較器と、前記位相比較器が出力する
前記制御電圧の高周波成分を取り除くループフィルタと
からなる位相同期回路において、一定の電圧を供給する
電圧源と、前記電圧制御発振器の制御端子と前記電圧源
とを接続または切離しするスイッチ回路と、前記電圧制
御発振器の出力信号の周波数を検出し、予め設定された
周波数を超えた場合に前記スイッチ回路をオンにして前
記電圧源の電圧を前記電圧制御発振器の制御端子に印加
する周波数検出回路とを設けたことを特徴とするもので
ある。この構成により、電源投入時に集積回路を安定し
て動作させることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における位相同期回路を示したもので
あり、従来例と同一の構成要素には同一の符号を付して
ある。すなわち、１は外部より入力する第一のクロック
（ｆｓｃ）と第二のクロックを比較して任意の比較電圧
を出力する位相比較器、２は位相比較器１の出力電圧の
高周波成分を取り除きＤＣ成分のみを出力するＬＰＦ、
３は、ＬＰＦ２のＤＣ成分の出力電圧を制御端子に入力
し、その電圧に対応する周波数を生成し、第二のクロッ
クとして出力するＶＣＯ、７は、第二のクロックを入力
とし、第三のクロックを生成して回路全体にシステムク
ロックとして供給するクロックバッファ、８は、外部入
力の第一のシステムリセット信号ＮＲＳＴと第三のクロ
ックを入力とし、回路全体に第二のシステムリセット信
号を供給するフリップフロップ、９，１０は第三のクロ
ックとフリップフロップ８の第二のシステムリセット信
号で初期化される同期カウンタである。
て、図面を参照しながら詳細に説明する。図１は、本発
明の一実施の形態における位相同期回路を示したもので
あり、従来例と同一の構成要素には同一の符号を付して
ある。すなわち、１は外部より入力する第一のクロック
（ｆｓｃ）と第二のクロックを比較して任意の比較電圧
を出力する位相比較器、２は位相比較器１の出力電圧の
高周波成分を取り除きＤＣ成分のみを出力するＬＰＦ、
３は、ＬＰＦ２のＤＣ成分の出力電圧を制御端子に入力
し、その電圧に対応する周波数を生成し、第二のクロッ
クとして出力するＶＣＯ、７は、第二のクロックを入力
とし、第三のクロックを生成して回路全体にシステムク
ロックとして供給するクロックバッファ、８は、外部入
力の第一のシステムリセット信号ＮＲＳＴと第三のクロ
ックを入力とし、回路全体に第二のシステムリセット信
号を供給するフリップフロップ、９，１０は第三のクロ
ックとフリップフロップ８の第二のシステムリセット信
号で初期化される同期カウンタである。
【００１４】また、６は一定の電圧を供給する電圧源、
５はＶＣＯ３の制御端子と電圧源６とを接続または切離
しするスイッチ回路、４は、ＶＣＯ３の出力信号の周波
数を検出し、予め設定された周波数を超えた場合にスイ
ッチ回路５をオンにして電圧源６の電圧をＶＣＯ３の制
御端子に印加する周波数検出回路である。
５はＶＣＯ３の制御端子と電圧源６とを接続または切離
しするスイッチ回路、４は、ＶＣＯ３の出力信号の周波
数を検出し、予め設定された周波数を超えた場合にスイ
ッチ回路５をオンにして電圧源６の電圧をＶＣＯ３の制
御端子に印加する周波数検出回路である。
【００１５】次に、本実施の形態における動作について
説明する。ＶＣＯ３は制御電圧がＧＮＤレベルのとき最
高周波数を発振し、ＶＤＤレベルのとき最低周波数を発
振する。集積回路に電源を投入する前は、ＮＲＳＴ信号
は“Ｌ”であり、位相比較器１，ＬＰＦ２，ＶＣＯ３で
構成される位相同期回路は動作していない。電源を投入
すると位相同期回路は動作を始めるが、初期状態が
“Ｌ”レベル付近になっていると、第一のクロックと第
二のクロックがロックするまで高周波数を発振する。こ
のとき、周波数検出回路が一定の周波数以上であること
を検出してスイッチ回路５をオンにする。スイッチ回路
５がオンになると、制御電圧端子は電圧源６と接続さ
れ、ＶＤＤレベルになる。制御信号がＶＤＤレベルにな
ることでＶＣＯ３は最低周波数を発振する。これによ
り、集積回路の電源投入時は低周波数で動作することに
なる。
説明する。ＶＣＯ３は制御電圧がＧＮＤレベルのとき最
高周波数を発振し、ＶＤＤレベルのとき最低周波数を発
振する。集積回路に電源を投入する前は、ＮＲＳＴ信号
は“Ｌ”であり、位相比較器１，ＬＰＦ２，ＶＣＯ３で
構成される位相同期回路は動作していない。電源を投入
すると位相同期回路は動作を始めるが、初期状態が
“Ｌ”レベル付近になっていると、第一のクロックと第
二のクロックがロックするまで高周波数を発振する。こ
のとき、周波数検出回路が一定の周波数以上であること
を検出してスイッチ回路５をオンにする。スイッチ回路
５がオンになると、制御電圧端子は電圧源６と接続さ
れ、ＶＤＤレベルになる。制御信号がＶＤＤレベルにな
ることでＶＣＯ３は最低周波数を発振する。これによ
り、集積回路の電源投入時は低周波数で動作することに
なる。
【００１６】周波数検出回路４は、一定周波数以下にな
るとスイッチ回路５をオフにし、位相比較器１の比較電
圧によってＶＣＯ３を動作させ、電源投入時に一定周波
数間でスイッチ回路５をオン／オフさせる。一方、リセ
ット信号ＮＲＳＴは電源投入時“Ｌ”レベルの状態にあ
り、これをＶＣＯ３の出力である第二のクロックから生
成される第三のクロックによりフリップフロップ８が取
り込み、集積回路を初期化する。同期カウンタ９，１０
も同様に、リセット信号と第三のクロックで初期化さ
れ、その出力はそれぞれ“０”になる。
るとスイッチ回路５をオフにし、位相比較器１の比較電
圧によってＶＣＯ３を動作させ、電源投入時に一定周波
数間でスイッチ回路５をオン／オフさせる。一方、リセ
ット信号ＮＲＳＴは電源投入時“Ｌ”レベルの状態にあ
り、これをＶＣＯ３の出力である第二のクロックから生
成される第三のクロックによりフリップフロップ８が取
り込み、集積回路を初期化する。同期カウンタ９，１０
も同様に、リセット信号と第三のクロックで初期化さ
れ、その出力はそれぞれ“０”になる。
【００１７】次に、ある時定数後、ＮＲＳＴが“Ｈ”に
なるとフリップフロップ８は低周波数の第三のクロック
によって“Ｈ”を取り込み、１クロック後に“Ｈ”を出
力して集積回路のリセット解除を行う。
なるとフリップフロップ８は低周波数の第三のクロック
によって“Ｈ”を取り込み、１クロック後に“Ｈ”を出
力して集積回路のリセット解除を行う。
【００１８】第三のクロックは、集積回路内部のリセッ
ト信号のスキューよりも十分低速であるため、同期カウ
ンタ９，１０はいかなる場合も同一なタイミングでリセ
ット解除され、１クロック毎にカウントアップもしくは
カウントダウンを行い、集積回路は常に安定動作を行
う。
ト信号のスキューよりも十分低速であるため、同期カウ
ンタ９，１０はいかなる場合も同一なタイミングでリセ
ット解除され、１クロック毎にカウントアップもしくは
カウントダウンを行い、集積回路は常に安定動作を行
う。
【００１９】以上のように、本実施の形態によれば、制
御電圧に対応する周波数の出力信号を生成するＶＣＯ３
と、外部より供給されるクロックとＶＣＯ３の出力信号
とを比較してＶＣＯ３の制御電圧を生じる位相比較器１
と、前記制御電圧の高周波成分を取り除くＬＰＦ２とか
らなる位相同期回路において、一定の電圧を供給する電
圧源６と、ＶＣＯ３の制御端子と電圧源６とを接続また
は切離しするスイッチ回路５と、ＶＣＯ３の出力信号の
周波数を検出し、予め設定された周波数を超えた場合に
スイッチ回路５をオンにして電圧源６の電圧をＶＣＯ３
の制御端子に印加する周波数検出回路４とを設けること
より、集積回路を安定に動作させることができる。
御電圧に対応する周波数の出力信号を生成するＶＣＯ３
と、外部より供給されるクロックとＶＣＯ３の出力信号
とを比較してＶＣＯ３の制御電圧を生じる位相比較器１
と、前記制御電圧の高周波成分を取り除くＬＰＦ２とか
らなる位相同期回路において、一定の電圧を供給する電
圧源６と、ＶＣＯ３の制御端子と電圧源６とを接続また
は切離しするスイッチ回路５と、ＶＣＯ３の出力信号の
周波数を検出し、予め設定された周波数を超えた場合に
スイッチ回路５をオンにして電圧源６の電圧をＶＣＯ３
の制御端子に印加する周波数検出回路４とを設けること
より、集積回路を安定に動作させることができる。
【００２０】なお、本実施の形態では、ＶＣＯの電圧制
御を、ＧＮＤレベルを最高周波数、ＶＤＤレベルを最低
周波数とし、スイッチがオンされるとＶＤＤレベルにな
るとしたが、ＶＤＤレベルを最高周波数、ＶＳＳレベル
を最低周波数とし、スイッチがオンされるとＶＳＳレベ
ルになるとしてもよい。
御を、ＧＮＤレベルを最高周波数、ＶＤＤレベルを最低
周波数とし、スイッチがオンされるとＶＤＤレベルにな
るとしたが、ＶＤＤレベルを最高周波数、ＶＳＳレベル
を最低周波数とし、スイッチがオンされるとＶＳＳレベ
ルになるとしてもよい。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＶＣＯの異常周波数を検出し、ＶＣＯの制御電圧をコン
トロールすることにより、集積回路を安定動作させるこ
とができる。
ＶＣＯの異常周波数を検出し、ＶＣＯの制御電圧をコン
トロールすることにより、集積回路を安定動作させるこ
とができる。
【図１】本発明の一実施の形態における位相同期回路の
構成図
構成図
【図２】従来の位相同期回路の構成図
１ 位相比較器 ２ ループフィルタ（ＬＰＦ） ３ 電圧制御発振器（ＶＣＯ） ４ 周波数検出回路 ５ スイッチ回路 ６ 電圧源 ７ クロックバッファ ８ フリップフロップ ９，１０ 同期カウンタ
Claims (1)
- 【請求項１】 制御電圧に対応する周波数の出力信号を
発生する電圧制御発振器と、外部より供給されるクロッ
クと前記電圧制御発振器の出力信号とを比較して前記電
圧制御発振器の制御電圧を出力する位相比較器と、前記
位相比較器が出力する前記制御電圧の高周波成分を取り
除くループフィルタとからなる位相同期回路において、
一定の電圧を供給する電圧源と、前記電圧制御発振器の
制御端子と前記電圧源とを接続または切離しするスイッ
チ回路と、前記電圧制御発振器の出力信号の周波数を検
出し、予め設定された周波数を超えた場合に前記スイッ
チ回路をオンにして前記電圧源の電圧を前記電圧制御発
振器の制御端子に印加する周波数検出回路とを設けたこ
とを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189201A JP2000022529A (ja) | 1998-07-03 | 1998-07-03 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189201A JP2000022529A (ja) | 1998-07-03 | 1998-07-03 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022529A true JP2000022529A (ja) | 2000-01-21 |
Family
ID=16237225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189201A Pending JP2000022529A (ja) | 1998-07-03 | 1998-07-03 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| JP2006254122A (ja) * | 2005-03-10 | 2006-09-21 | Fujitsu Ltd | Ｐｌｌ回路およびｐｌｌ回路の発振動作制御方法 |
| JPWO2007029428A1 (ja) * | 2005-09-08 | 2009-03-26 | パナソニック株式会社 | Ｐｌｌ回路 |
-
1998
- 1998-07-03 JP JP10189201A patent/JP2000022529A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| JP2006254122A (ja) * | 2005-03-10 | 2006-09-21 | Fujitsu Ltd | Ｐｌｌ回路およびｐｌｌ回路の発振動作制御方法 |
| JPWO2007029428A1 (ja) * | 2005-09-08 | 2009-03-26 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7746132B2 (en) | 2005-09-08 | 2010-06-29 | Panasonic Corporation | PLL circuit |
| JP4623678B2 (ja) * | 2005-09-08 | 2011-02-02 | パナソニック株式会社 | Ｐｌｌ回路 |
| US7898305B2 (en) | 2005-09-08 | 2011-03-01 | Panasonic Corporation | PLL circuit |
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