JPH05276030A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH05276030A JPH05276030A JP4042709A JP4270992A JPH05276030A JP H05276030 A JPH05276030 A JP H05276030A JP 4042709 A JP4042709 A JP 4042709A JP 4270992 A JP4270992 A JP 4270992A JP H05276030 A JPH05276030 A JP H05276030A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- circuit
- filter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】位相引込み時間が短くて、簡単な回路の位相同
期回路を得る。 【構成】電圧制御発振器１は、電源投入直後は、通常最
大発振周波数か微小発振周波数のいずれか一方で発振を
開始するので、これに対応して進み位相状態又は遅れ位
相状態で、引込み時間が短くなるような、ループフィル
タ２の関数を設定し、遅れ位相状態又は進み位相状態で
は安定な特性を得るに適したループフィルタ関数に設定
し、定常状態で確実に遅れ位相状態又は進み位相状態と
なるように、位相オフセット回路３を付加した。
期回路を得る。 【構成】電圧制御発振器１は、電源投入直後は、通常最
大発振周波数か微小発振周波数のいずれか一方で発振を
開始するので、これに対応して進み位相状態又は遅れ位
相状態で、引込み時間が短くなるような、ループフィル
タ２の関数を設定し、遅れ位相状態又は進み位相状態で
は安定な特性を得るに適したループフィルタ関数に設定
し、定常状態で確実に遅れ位相状態又は進み位相状態と
なるように、位相オフセット回路３を付加した。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
にＬＳＩ化された位相同期回路に関する。
にＬＳＩ化された位相同期回路に関する。
【０００２】
【従来の技術】従来の位相同期回路は、図４に示すよう
にモード切換え端子を有するループフィルタ２と、位相
比較器４と、電圧制御発振器１と、タイマ２０とから構
成される。
にモード切換え端子を有するループフィルタ２と、位相
比較器４と、電圧制御発振器１と、タイマ２０とから構
成される。
【０００３】このループフィルタ２は、同期引き込みモ
ードと同期確立モードとにより切換えられ、同期引き込
みモードでは、同期確立に向けて出力が高速に変化する
のに適したフィルタ関数を有し、同期確立モードでは、
ループの安定性を保つのに適したフィルタ関数を有して
る。
ードと同期確立モードとにより切換えられ、同期引き込
みモードでは、同期確立に向けて出力が高速に変化する
のに適したフィルタ関数を有し、同期確立モードでは、
ループの安定性を保つのに適したフィルタ関数を有して
る。
【０００４】またタイマ２０は、位相同期回路の電源投
入直後から一定の期間、ループフィルタ２を同期引込み
モードにし、同期確立までの時間を短縮している。
入直後から一定の期間、ループフィルタ２を同期引込み
モードにし、同期確立までの時間を短縮している。
【０００５】
【発明が解決しようとする課題】この従来の位相同期回
路は、タイマ回路１６を必要とし、また同期引込み期間
は、素子のバラツキや周囲温度、電源電圧等の動作環境
に対して最大の引込み時間をカバーするように、タイマ
１６の時間を設定する必要があり、その結果として引き
込み時間を短縮するには限界があった。
路は、タイマ回路１６を必要とし、また同期引込み期間
は、素子のバラツキや周囲温度、電源電圧等の動作環境
に対して最大の引込み時間をカバーするように、タイマ
１６の時間を設定する必要があり、その結果として引き
込み時間を短縮するには限界があった。
【０００６】本発明の目的は、このような問題を解決
し、同期引込み時間を短縮すると共に、回路構成を簡単
にした位相同期回路を提供することにある。
し、同期引込み時間を短縮すると共に、回路構成を簡単
にした位相同期回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、入力信
号および出力信号を比較して位相進み状態と位相遅れ状
態を示す２種の出力信号を出力する位相比較器と、この
位相比較器の出力に所定フィルタをかけるループフィル
タと、このループフィルタの出力により駆動されて発振
する電圧制御発振器とを含む位相同期回路において、前
記ループフィルタが位相進み入力に対するフィルタ関数
と位相遅れ入力に対するフィルタ関数とが相異なる非線
形特性を有すると共に、前記位相比較器が一定のオフセ
ットを有した状態でループが安定するようなオフセット
付加回路を付加された事を特徴とする。
号および出力信号を比較して位相進み状態と位相遅れ状
態を示す２種の出力信号を出力する位相比較器と、この
位相比較器の出力に所定フィルタをかけるループフィル
タと、このループフィルタの出力により駆動されて発振
する電圧制御発振器とを含む位相同期回路において、前
記ループフィルタが位相進み入力に対するフィルタ関数
と位相遅れ入力に対するフィルタ関数とが相異なる非線
形特性を有すると共に、前記位相比較器が一定のオフセ
ットを有した状態でループが安定するようなオフセット
付加回路を付加された事を特徴とする。
【０００８】
【実施例】図１は本発明の第１の実施例の位相同期回路
の等価ブロック図であり、図４の従来例に対しタイマ２
０を削除すると共にオフセット付加回路３が設けられて
いる。位相比較器４は、入力端子６に入力された基準信
号と電圧制御発振器１の出力信号とを位相比較し、基準
信号の位相よりも、電圧制御発振器１の出力信号の位相
が遅れている場合には、位相遅れ信号をオフセット付加
回路３に出力する。
の等価ブロック図であり、図４の従来例に対しタイマ２
０を削除すると共にオフセット付加回路３が設けられて
いる。位相比較器４は、入力端子６に入力された基準信
号と電圧制御発振器１の出力信号とを位相比較し、基準
信号の位相よりも、電圧制御発振器１の出力信号の位相
が遅れている場合には、位相遅れ信号をオフセット付加
回路３に出力する。
【０００９】逆に、基準信号の位相よりも、電圧制御発
振器１の出力信号の位相が進んでいる場合には、位相進
み信号をループフィルタ２に出力する。オフセット付加
回路３は位相遅れ信号に一定のオフセットを加算してル
ープフィルタ２に出力する。
振器１の出力信号の位相が進んでいる場合には、位相進
み信号をループフィルタ２に出力する。オフセット付加
回路３は位相遅れ信号に一定のオフセットを加算してル
ープフィルタ２に出力する。
【００１０】ループフィルタ２は位相遅れ状態では高ゲ
インに、位相進み状態では低ゲインで、出力信号を出力
する。電圧制御発振器１はループフィルタ２の出力する
信号に応じた周波数の信号で発振し、信号出力端子５及
び位相比較器４に出力する。
インに、位相進み状態では低ゲインで、出力信号を出力
する。電圧制御発振器１はループフィルタ２の出力する
信号に応じた周波数の信号で発振し、信号出力端子５及
び位相比較器４に出力する。
【００１１】図２は図１のループフィルタ２の等価機能
ブロック図で、入力端子７ａおよび入力端子７ｂはそれ
ぞれ、位相遅れ信号入力端子、位相進み信号入力端子で
あり、各スイッチ１６ａ，ｂ，１７ａ，ｂは入力信号に
応じてその閉時間が制御される。
ブロック図で、入力端子７ａおよび入力端子７ｂはそれ
ぞれ、位相遅れ信号入力端子、位相進み信号入力端子で
あり、各スイッチ１６ａ，ｂ，１７ａ，ｂは入力信号に
応じてその閉時間が制御される。
【００１２】定電流源１０と定電流源１１およびキャパ
シタＣ１は積分回路部１２を構成し、フィルタ関数の一
時遅れ項となり、電圧付加部１３は比例項を構成する。
位相遅れ状態で高ゲインとするため、定電流源１０は定
電流源１１よりも大きな電流に設定する。
シタＣ１は積分回路部１２を構成し、フィルタ関数の一
時遅れ項となり、電圧付加部１３は比例項を構成する。
位相遅れ状態で高ゲインとするため、定電流源１０は定
電流源１１よりも大きな電流に設定する。
【００１３】次に、フィードバックループの電源投入直
後から、同期確立に到るまでの動作について説明する。
電源投入直後のキャパシタＣ１は放電状態であるから、
ループフィルタ２の出力は低レベルである。この状態で
は、位相遅れ信号が入力され、定電流源１０がキャパシ
タＣ１に接続され高速に充電される。
後から、同期確立に到るまでの動作について説明する。
電源投入直後のキャパシタＣ１は放電状態であるから、
ループフィルタ２の出力は低レベルである。この状態で
は、位相遅れ信号が入力され、定電流源１０がキャパシ
タＣ１に接続され高速に充電される。
【００１４】同期が確立した定常状態では、ループフィ
ルタ２の入力にはオフセット加算回路３の発生する一定
のオフセットと、これを打消すための位相進み信号が入
力され、結果としてループフィルタ２の出力は定常状態
となる。このためループフィルタ２の内の定電流源１０
は、オフセット加算回路３の一定なオフセットでのみ動
作し、ループの安定性は定電圧源１４，１５より維持さ
れる。
ルタ２の入力にはオフセット加算回路３の発生する一定
のオフセットと、これを打消すための位相進み信号が入
力され、結果としてループフィルタ２の出力は定常状態
となる。このためループフィルタ２の内の定電流源１０
は、オフセット加算回路３の一定なオフセットでのみ動
作し、ループの安定性は定電圧源１４，１５より維持さ
れる。
【００１５】図３は本発明の第２の実施例のオフセット
付加回路３及びループフィルタ２を示す機能ブロック図
である。本実施例では、図１のオフセット付加回路３の
同様の効果を、微小電流源からなる微小電流注入回路１
９によって得るので、その構成が簡単になっている。
付加回路３及びループフィルタ２を示す機能ブロック図
である。本実施例では、図１のオフセット付加回路３の
同様の効果を、微小電流源からなる微小電流注入回路１
９によって得るので、その構成が簡単になっている。
【００１６】本発明者の設計したＣＭＯＳ ＬＳＩで
は、オフセット付加用のパルス発生回路として、６０ｎ
ｓの遅延回路と２個のＮＯＴ回路および１個のＮＡＮＤ
回路を用いる事により、６個のフリップフロップを用い
たタイマ回路が不要となった。
は、オフセット付加用のパルス発生回路として、６０ｎ
ｓの遅延回路と２個のＮＯＴ回路および１個のＮＡＮＤ
回路を用いる事により、６個のフリップフロップを用い
たタイマ回路が不要となった。
【００１７】
【発明の効果】以上説明したように本発明は、オフセッ
ト付加用のパルス発生回路を用いて位相引き込みを行っ
ているため、タイマ回路が不要となり、引込み時間を短
縮すると共に、回路構成を簡単にできるという効果を有
する。
ト付加用のパルス発生回路を用いて位相引き込みを行っ
ているため、タイマ回路が不要となり、引込み時間を短
縮すると共に、回路構成を簡単にできるという効果を有
する。
【図１】本発明の第１の実施例の位相同期回路のブロッ
ク図。
ク図。
【図２】図１の用いた、ループフィルタのブロック図。
【図３】本発明の第２の実施例のオフセット付加回路及
びループフィルタのブロック図。
びループフィルタのブロック図。
【図４】従来例の位相同期回路のブロック図。
【符号の説明】 １ 電圧制御発振器 ２ ループフィルタ ３ オフセット付加回路 ４ 位相比較器 ５，８ 出力端子 ６ 基準信号入力端子 ７ 位相遅れ信号入力端子 ７ａ 位相進み信号入力端子 ９ バッファ Ｃ１ キャパシタ １０，１１ 定電流源 １２ 積分回路部 １３ 電圧付加部 １４，１５ 定電圧源 １６ａ，１６ｂ，１７ａ，１７ｂ スイッチ １８ 加算器 １９ 微小電流流入回路 ２０ タイマ
Claims (1)
- 【請求項１】 入力信号および出力信号を比較して位相
進み状態と位相遅れ状態を示す２種の出力信号を出力す
る位相比較器と、この位相比較器の出力に所定フィルタ
をかけるループフィルタと、このループフィルタの出力
により駆動されて発振する電圧制御発振器とを含む位相
同期回路において、前記ループフィルタが位相進み入力
に対するフィルタ関数と位相遅れ入力に対するフィルタ
関数とが相異なる非線形特性を有すると共に、前記位相
比較器が一定のオフセットを有した状態でループが安定
するようなオフセット付加回路を付加された事を特徴と
する位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042709A JPH05276030A (ja) | 1992-02-28 | 1992-02-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042709A JPH05276030A (ja) | 1992-02-28 | 1992-02-28 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276030A true JPH05276030A (ja) | 1993-10-22 |
Family
ID=12643602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042709A Withdrawn JPH05276030A (ja) | 1992-02-28 | 1992-02-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
| WO2010083628A1 (en) * | 2009-01-24 | 2010-07-29 | Texas Instruments Incorporated | Apparatus and method for dimming a backlight with pseudo-random phase delay |
-
1992
- 1992-02-28 JP JP4042709A patent/JPH05276030A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
| WO2010083628A1 (en) * | 2009-01-24 | 2010-07-29 | Texas Instruments Incorporated | Apparatus and method for dimming a backlight with pseudo-random phase delay |
| US8217586B2 (en) | 2009-01-24 | 2012-07-10 | Texas Instruments Incorporated | Apparatus and method for dimming a backlight with pseudo-random phase delay |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001724B1 (ko) | 위상동기회로 | |
| JPS61258529A (ja) | 周波数シンセサイザ | |
| JP2022551302A (ja) | 制御信号パルス幅抽出に基づくフェーズロック加速回路及びフェーズロックループシステム | |
| KR950022154A (ko) | 클록 신호 발생 회로 | |
| JP3347036B2 (ja) | アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法 | |
| CN210469272U (zh) | 基于电平宽度提取的锁相加速电路及锁相环系统 | |
| JPH05276030A (ja) | 位相同期回路 | |
| JP3196409B2 (ja) | Ｐｌｌ回路 | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| KR100301241B1 (ko) | 위상동기루프 | |
| JPH10336027A (ja) | クロック発生器 | |
| JPS6349404B2 (ja) | ||
| JPH0677782A (ja) | リングオシレータ | |
| JPH09252250A (ja) | 位相同期回路 | |
| JP3812141B2 (ja) | 分周器及びそれを用いたｐｌｌ回路 | |
| JPH02174421A (ja) | Ｐｌｌ回路 | |
| JP2000022529A (ja) | 位相同期回路 | |
| JPH1041815A (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH05199108A (ja) | Ｐｌｌ回路 | |
| JPH0376427A (ja) | Ｐｌｌ回路 | |
| JPH11251836A (ja) | 温度補償型発振器 | |
| JPH118552A (ja) | 位相同期発振器 | |
| JPH1127141A (ja) | チャージポンプ回路およびｐｌｌ回路 | |
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| JPH08223038A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |