JP3107013B2 - Ｐｌｌ回路のデッドロック防止回路及びその方法 - Google Patents
Ｐｌｌ回路のデッドロック防止回路及びその方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路のデッド
ロック防止回路に関する。
ロック防止回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以下、ＬＳ
Ｉ）、特にマイクロコンピュータ（以下、マイコン）で
は高速化が進み、従来の原発発振に用いられてきた水
晶、セラミック等の共振子では追従できなくなってきて
いる。そこで、電圧制御発振器を含むＰＬＬ（Phase Lo
cked Loop ）回路を内蔵し、外部より供給されるクロッ
クに対してＰＬＬ回路により逓倍し高速クロックによっ
て動作するＬＳＩが開発されている。
Ｉ）、特にマイクロコンピュータ（以下、マイコン）で
は高速化が進み、従来の原発発振に用いられてきた水
晶、セラミック等の共振子では追従できなくなってきて
いる。そこで、電圧制御発振器を含むＰＬＬ（Phase Lo
cked Loop ）回路を内蔵し、外部より供給されるクロッ
クに対してＰＬＬ回路により逓倍し高速クロックによっ
て動作するＬＳＩが開発されている。
【０００３】図４に従来のＰＬＬ回路を示す。ＰＬＬ回
路は、位相比較器１１、充放電回路１２、電圧制御発振
回路１３（以下、ＶＣＯ回路）、分周回路１４により構
成され、ＶＣＯ回路１３により発生したクロックを分周
回路１４にて分周し、位相比較器１１及び充放電回路１
２により、分周回路１４の分周クロックと外部より供給
されるクロックとの位相、周波数が一致するよう帰還制
御することによりＶＣＯ回路１３のクロック周波数を制
御する。よって、ＶＣＯクロックは、外部クロックに対
して逓倍されたクロックとなり、高速なマイコン動作を
実現できる。
路は、位相比較器１１、充放電回路１２、電圧制御発振
回路１３（以下、ＶＣＯ回路）、分周回路１４により構
成され、ＶＣＯ回路１３により発生したクロックを分周
回路１４にて分周し、位相比較器１１及び充放電回路１
２により、分周回路１４の分周クロックと外部より供給
されるクロックとの位相、周波数が一致するよう帰還制
御することによりＶＣＯ回路１３のクロック周波数を制
御する。よって、ＶＣＯクロックは、外部クロックに対
して逓倍されたクロックとなり、高速なマイコン動作を
実現できる。
【０００４】
【発明が解決しようとする課題】携帯機器等の分野では
低消費電力化のためマイコンの電源を停止するモードが
あるが、外部クロック供給を停止しないケースやマイコ
ンの電源の供給前に外部クロック供給が開始されるケー
スがある。前述した従来のＰＬＬ回路では位相比較器及
びその出力信号で充放電回路は電源投入時から稼働する
ため分周回路が動作しない低電圧状態では位相比較器に
対して分周クロックは停止状態、外部クロックが動作状
態として入力されるため、過充電状態となりＶＣＯは高
速クロック発振となる。従って、電源電圧が上昇し、分
周回路が稼働する電圧レベルに到達してもクロックが高
速化しているため分周回路はクロック周波数に追従でき
ず動作しないデッドロック状態を起こす場合がある。ま
た、高速クロック状態に入るとマイコンシステム自体が
動作不安定で消費電流が異常に増加する場合があり、携
帯機器のような高出力の電源が得られないシステムで
は、十分な電源電圧を供給できなくなることによりやは
りデッドロックを招くことになる。
低消費電力化のためマイコンの電源を停止するモードが
あるが、外部クロック供給を停止しないケースやマイコ
ンの電源の供給前に外部クロック供給が開始されるケー
スがある。前述した従来のＰＬＬ回路では位相比較器及
びその出力信号で充放電回路は電源投入時から稼働する
ため分周回路が動作しない低電圧状態では位相比較器に
対して分周クロックは停止状態、外部クロックが動作状
態として入力されるため、過充電状態となりＶＣＯは高
速クロック発振となる。従って、電源電圧が上昇し、分
周回路が稼働する電圧レベルに到達してもクロックが高
速化しているため分周回路はクロック周波数に追従でき
ず動作しないデッドロック状態を起こす場合がある。ま
た、高速クロック状態に入るとマイコンシステム自体が
動作不安定で消費電流が異常に増加する場合があり、携
帯機器のような高出力の電源が得られないシステムで
は、十分な電源電圧を供給できなくなることによりやは
りデッドロックを招くことになる。
【０００５】一方、充放電回路の出力電圧をＡＤ変換器
等でモニターし所定電圧以上検出時もしくはリセット信
号により強制放電させデッドロック状態を回避する方法
が、特願平６−３３８７８６号公報に示されている。し
かし、リセット信号で強制放電させることは、ＰＬＬ回
路によってマイコンの動作クロックを生成する場合には
適用できない。特にリセット解除後にクロックをロック
状態に引き込まなければならないため不安定なクロック
で動作することになる。また、充放電電圧をモニターす
る制御では集積化には不適なアナログ回路を用いる必要
があり、実施が困難であるという欠点を有している。
等でモニターし所定電圧以上検出時もしくはリセット信
号により強制放電させデッドロック状態を回避する方法
が、特願平６−３３８７８６号公報に示されている。し
かし、リセット信号で強制放電させることは、ＰＬＬ回
路によってマイコンの動作クロックを生成する場合には
適用できない。特にリセット解除後にクロックをロック
状態に引き込まなければならないため不安定なクロック
で動作することになる。また、充放電電圧をモニターす
る制御では集積化には不適なアナログ回路を用いる必要
があり、実施が困難であるという欠点を有している。
【０００６】本発明の目的は、上記した従来技術の欠点
を改良し、特に電源投入時等の低電圧状態におけるＰＬ
Ｌ回路のデッドロックを防止すると共に、分周回路が電
圧制御発振器のクロックに追従することを確認した後、
自動的にロック動作に入るようにした新規なＰＬＬ回路
のデッドロック防止回路を提供するものである。
を改良し、特に電源投入時等の低電圧状態におけるＰＬ
Ｌ回路のデッドロックを防止すると共に、分周回路が電
圧制御発振器のクロックに追従することを確認した後、
自動的にロック動作に入るようにした新規なＰＬＬ回路
のデッドロック防止回路を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため基本的には、以下に記載されたような技術
構成を採用するものである。即ち、本発明の第１の態様
としては、制御電圧に応じた発振周波数の発振クロック
を発生する電圧制御発振器と、第１及び第２電源間に直
列接続された相補的に導通する第１及び第２トランジス
タと、前記第１及び第２トランジスタの接続点と第２電
源間に設けられた抵抗器とコンデンサとからなり、前記
コンデンサの充放電を行い、前記コンデンサの電圧を前
記電圧制御発振器の制御電圧とする充放電回路と、前記
電圧制御発振器の発振クロックを分周し、分周クロック
を発生する分周回路と、外部クロック及び前記分周クロ
ックを位相比較し、前記分周クロックの位相遅れ、位相
進みに応じて前記第１及び第２トランジスタの導通制御
を行う電圧を発生する位相比較器と、前記第２電源と前
記充放電回路の制御電圧信号ライン間に接続された第３
のトランジスタと、第１及び第２電源間の電圧差を監視
することによって、電源投入時にパワーオンリセット信
号を発生するパワーオンリセット回路と、前記パワーオ
ンリセット信号により電源投入時には強制的に前記充放
電回路のコンデンサの電荷を前記第３トランジスタを導
通状態にして放電すると共に、前記分周回路のクロック
送出開始により前記第３トランジスタを遮断状態とする
初期化回路とを備えたことを特徴とするＰＬＬ回路のデ
ッドロック防止回路であり、第２の態様としては上記構
成に加えて前記初期化回路は、前記パワーオンリセット
回路によりセットされ、前記分周回路の分周クロックで
リセットされるフリップフロップ回路を有することを特
徴とするものであり、第３の態様としては、制御電圧に
応じた発振周波数の発振クロックを発生する電圧制御発
振器と、第１及び第２電源間に直列接続された相補的に
導通する第１及び第２トランジスタと、前記第１及び第
２トランジスタの接続点と第２電源間に設けられた抵抗
器とコンデンサとからなり、前記コンデンサの充放電を
行い、前記コンデンサの電圧を前記電圧制御発振器の制
御電圧とする充放電回路と、前記電圧制御発振器の発振
クロックを分周し、分周クロックを発生する分周回路
と、外部クロック及び前記分周クロックを位相比較し、
前記分周クロックの位相遅れ、位相進みに応じて前記第
１及び第２トランジスタの導通制御を行う電圧を発生す
る位相比較器と、第１及び第２電源間の電圧差を監視す
ることによって、電源投入時にパワーオンリセット信号
を発生するパワーオンリセット回路と、前記第１及び第
２電源間電圧差が小さい時、前記パワーオンリセット信
号により、前記第１のトランジスタを遮断状態にすると
共に、第２のトランジスタを導通状態にせしめる制御信
号を出力する初期化回路と、前記制御信号を第１のトラ
ンジスタ及び第２のトランジスタに導くゲート回路を設
けたことを特徴とするＰＬＬ回路のデッドロック防止回
路である。
達成するため基本的には、以下に記載されたような技術
構成を採用するものである。即ち、本発明の第１の態様
としては、制御電圧に応じた発振周波数の発振クロック
を発生する電圧制御発振器と、第１及び第２電源間に直
列接続された相補的に導通する第１及び第２トランジス
タと、前記第１及び第２トランジスタの接続点と第２電
源間に設けられた抵抗器とコンデンサとからなり、前記
コンデンサの充放電を行い、前記コンデンサの電圧を前
記電圧制御発振器の制御電圧とする充放電回路と、前記
電圧制御発振器の発振クロックを分周し、分周クロック
を発生する分周回路と、外部クロック及び前記分周クロ
ックを位相比較し、前記分周クロックの位相遅れ、位相
進みに応じて前記第１及び第２トランジスタの導通制御
を行う電圧を発生する位相比較器と、前記第２電源と前
記充放電回路の制御電圧信号ライン間に接続された第３
のトランジスタと、第１及び第２電源間の電圧差を監視
することによって、電源投入時にパワーオンリセット信
号を発生するパワーオンリセット回路と、前記パワーオ
ンリセット信号により電源投入時には強制的に前記充放
電回路のコンデンサの電荷を前記第３トランジスタを導
通状態にして放電すると共に、前記分周回路のクロック
送出開始により前記第３トランジスタを遮断状態とする
初期化回路とを備えたことを特徴とするＰＬＬ回路のデ
ッドロック防止回路であり、第２の態様としては上記構
成に加えて前記初期化回路は、前記パワーオンリセット
回路によりセットされ、前記分周回路の分周クロックで
リセットされるフリップフロップ回路を有することを特
徴とするものであり、第３の態様としては、制御電圧に
応じた発振周波数の発振クロックを発生する電圧制御発
振器と、第１及び第２電源間に直列接続された相補的に
導通する第１及び第２トランジスタと、前記第１及び第
２トランジスタの接続点と第２電源間に設けられた抵抗
器とコンデンサとからなり、前記コンデンサの充放電を
行い、前記コンデンサの電圧を前記電圧制御発振器の制
御電圧とする充放電回路と、前記電圧制御発振器の発振
クロックを分周し、分周クロックを発生する分周回路
と、外部クロック及び前記分周クロックを位相比較し、
前記分周クロックの位相遅れ、位相進みに応じて前記第
１及び第２トランジスタの導通制御を行う電圧を発生す
る位相比較器と、第１及び第２電源間の電圧差を監視す
ることによって、電源投入時にパワーオンリセット信号
を発生するパワーオンリセット回路と、前記第１及び第
２電源間電圧差が小さい時、前記パワーオンリセット信
号により、前記第１のトランジスタを遮断状態にすると
共に、第２のトランジスタを導通状態にせしめる制御信
号を出力する初期化回路と、前記制御信号を第１のトラ
ンジスタ及び第２のトランジスタに導くゲート回路を設
けたことを特徴とするＰＬＬ回路のデッドロック防止回
路である。
【０００８】更に、本発明のＰＬＬ回路のデッドロック
防止方法は、制御電圧に応じた発振周波数の発振クロッ
クを発生する電圧制御発振器と、第１及び第２電源間に
直列接続された相補的に導通する第１及び第２トランジ
スタと、前記第１及び第２トランジスタの接続点と第２
電源間に設けられた抵抗器とコンデンサとからなり、前
記コンデンサの充放電を行い、前記コンデンサの電圧を
前記電圧制御発振器の制御電圧とする充放電回路と、前
記電圧制御発振器の発振クロックを分周し、分周クロッ
クを発生する分周回路と、外部クロック及び前記分周ク
ロックを位相比較し、前記分周クロックの位相遅れ、位
相進みに応じて前記第１及び第２トランジスタの導通制
御を行う電圧を発生する位相比較器とからなるＰＬＬ回
路において、パワーオンリセット回路が、第１及び第２
電源間の電位差を監視することによって電源投入時にパ
ワーオンリセット信号を出力し、このパワーオンリセッ
ト信号により電源投入時には前記充放電回路のコンデン
サを放電させ、前記分周回路のクロック送出開始により
前記コンデンサの放電を停止させることでデッドロック
を防止することを特徴とするものである。
防止方法は、制御電圧に応じた発振周波数の発振クロッ
クを発生する電圧制御発振器と、第１及び第２電源間に
直列接続された相補的に導通する第１及び第２トランジ
スタと、前記第１及び第２トランジスタの接続点と第２
電源間に設けられた抵抗器とコンデンサとからなり、前
記コンデンサの充放電を行い、前記コンデンサの電圧を
前記電圧制御発振器の制御電圧とする充放電回路と、前
記電圧制御発振器の発振クロックを分周し、分周クロッ
クを発生する分周回路と、外部クロック及び前記分周ク
ロックを位相比較し、前記分周クロックの位相遅れ、位
相進みに応じて前記第１及び第２トランジスタの導通制
御を行う電圧を発生する位相比較器とからなるＰＬＬ回
路において、パワーオンリセット回路が、第１及び第２
電源間の電位差を監視することによって電源投入時にパ
ワーオンリセット信号を出力し、このパワーオンリセッ
ト信号により電源投入時には前記充放電回路のコンデン
サを放電させ、前記分周回路のクロック送出開始により
前記コンデンサの放電を停止させることでデッドロック
を防止することを特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係るＰＬＬ回路のデッド
ロック防止回路は、上記したような技術構成を採用して
いるから、パワーオン時に、電圧制御発振器の発振周波
数が高周波状態で分周器出力が出ないような場合、パワ
ーオンリセット回路が分周器をリセットすると共に、初
期化回路のフリップフロップ回路をセット状態にし、こ
れにより第３のトランジスタを導通させて充放電回路を
放電状態にし、電圧制御発振器の発振周波数を下げる。
ロック防止回路は、上記したような技術構成を採用して
いるから、パワーオン時に、電圧制御発振器の発振周波
数が高周波状態で分周器出力が出ないような場合、パワ
ーオンリセット回路が分周器をリセットすると共に、初
期化回路のフリップフロップ回路をセット状態にし、こ
れにより第３のトランジスタを導通させて充放電回路を
放電状態にし、電圧制御発振器の発振周波数を下げる。
【００１０】やがて電源が正常になり、又、分周器が分
周動作をはじめると初期化回路のフリップフロップ回路
をリセットするから、これにより、第３のトランジスタ
を遮断状態にして、ＰＬＬ回路はロック動作に入ると共
に所定の発振周波数で通常動作を開始する。
周動作をはじめると初期化回路のフリップフロップ回路
をリセットするから、これにより、第３のトランジスタ
を遮断状態にして、ＰＬＬ回路はロック動作に入ると共
に所定の発振周波数で通常動作を開始する。
【００１１】
【実施例】以下に、本発明に係るＰＬＬ回路のデッドロ
ック防止回路の具体例を図面を参照しながら詳細に説明
する。図１は本発明に係るＰＬＬ回路のデッドロック防
止回路の具体例を示すブロック図であって、図に示すよ
うに、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器１３と、第１電源Ｐ及び第２電源
Ｅ間に直列接続され相補的に導通するＰチャンネルの第
１トランジスタ１及びＮチャンネルの第２トランジスタ
２と、前記第１及び第２トランジスタ１，２の接続点と
第２電源Ｅ間に設けられた抵抗器１２ａとコンデンサ１
２ｂとからなり、コンデンサ１２ｂの充放電を行い、こ
のコンデンサ１２ｂの電圧を前記電圧制御発振器１３の
制御電圧とする充放電回路１２と、前記電圧制御発振器
１３の発振クロックを分周し、分周クロックを発生する
分周回路２４と、外部クロック及び前記分周クロックを
位相比較し、前記分周クロックの位相遅れ、位相進みに
応じて前記第１及び第２トランジスタ１，２の導通制御
を行う電圧を発生する位相比較器１１と、前記第２電源
Ｅと前記充放電回路１２の制御電圧信号ライン１２ｃ間
に接続された第３のトランジスタ３と、第１電源Ｐ及び
第２電源Ｅ間の電圧差を監視することによって、電源投
入時にパワーオンリセット信号２５ａを発生するパワー
オンリセット回路２５と、前記パワーオンリセット信号
２５ａにより電源投入時には強制的に前記充放電回路１
２のコンデンサ１２ｂの電荷を第３トランジスタ３を介
して放電すると共に、前記分周回路２４のクロック送出
開始により前記第３トランジスタ３を遮断状態とする初
期化回路２６とを備えたＰＬＬ回路のデッドロック防止
回路が示されている。
ック防止回路の具体例を図面を参照しながら詳細に説明
する。図１は本発明に係るＰＬＬ回路のデッドロック防
止回路の具体例を示すブロック図であって、図に示すよ
うに、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器１３と、第１電源Ｐ及び第２電源
Ｅ間に直列接続され相補的に導通するＰチャンネルの第
１トランジスタ１及びＮチャンネルの第２トランジスタ
２と、前記第１及び第２トランジスタ１，２の接続点と
第２電源Ｅ間に設けられた抵抗器１２ａとコンデンサ１
２ｂとからなり、コンデンサ１２ｂの充放電を行い、こ
のコンデンサ１２ｂの電圧を前記電圧制御発振器１３の
制御電圧とする充放電回路１２と、前記電圧制御発振器
１３の発振クロックを分周し、分周クロックを発生する
分周回路２４と、外部クロック及び前記分周クロックを
位相比較し、前記分周クロックの位相遅れ、位相進みに
応じて前記第１及び第２トランジスタ１，２の導通制御
を行う電圧を発生する位相比較器１１と、前記第２電源
Ｅと前記充放電回路１２の制御電圧信号ライン１２ｃ間
に接続された第３のトランジスタ３と、第１電源Ｐ及び
第２電源Ｅ間の電圧差を監視することによって、電源投
入時にパワーオンリセット信号２５ａを発生するパワー
オンリセット回路２５と、前記パワーオンリセット信号
２５ａにより電源投入時には強制的に前記充放電回路１
２のコンデンサ１２ｂの電荷を第３トランジスタ３を介
して放電すると共に、前記分周回路２４のクロック送出
開始により前記第３トランジスタ３を遮断状態とする初
期化回路２６とを備えたＰＬＬ回路のデッドロック防止
回路が示されている。
【００１２】なお、２６ａはフリップフロップ回路２６
の出力する第３のトランジスタ３への制御信号である。
上記した回路では、電源投入時、パワーオンリセット回
路２５により電源電圧が所定の電圧レベルに達するまで
の低電圧状態においてパワーオンリセット信号２５ａが
アクティブとなり分周回路２４をリセット状態とし、同
時に初期化回路２６のＲＳフリップフロップをセット状
態とする。ＲＳフリップフロップがセット状態のため、
初期放電用トランジスタである第３のトランジスタ３が
導通し充放電回路１２の出力信号は放電され、即ちコン
デンサ１２ｂの電荷が放電し、外部ロックが動作してい
てもコンデンサ１２ｂが過充電状態にならず低電圧とな
り電圧制御発振器１３は低周波数で発振する。次に、電
源電圧が上昇し、パワーオンリセット回路２５のパワー
オンリセット信号２５ａがインアクティブとなると、分
周回路２４のリセットが解除され、分周回路２４は電圧
制御発振器１３の発振クロックを分周し、分周クロック
を発生する。分周クロックが発生すると、分周回路２４
の分周クロックがＲＳフリップフロップをリセットし、
第３のトランジスタ３を遮断状態とするため、本発明の
ＰＬＬ回路は外部クロックに位相を合わせるクロック制
御を開始する。
の出力する第３のトランジスタ３への制御信号である。
上記した回路では、電源投入時、パワーオンリセット回
路２５により電源電圧が所定の電圧レベルに達するまで
の低電圧状態においてパワーオンリセット信号２５ａが
アクティブとなり分周回路２４をリセット状態とし、同
時に初期化回路２６のＲＳフリップフロップをセット状
態とする。ＲＳフリップフロップがセット状態のため、
初期放電用トランジスタである第３のトランジスタ３が
導通し充放電回路１２の出力信号は放電され、即ちコン
デンサ１２ｂの電荷が放電し、外部ロックが動作してい
てもコンデンサ１２ｂが過充電状態にならず低電圧とな
り電圧制御発振器１３は低周波数で発振する。次に、電
源電圧が上昇し、パワーオンリセット回路２５のパワー
オンリセット信号２５ａがインアクティブとなると、分
周回路２４のリセットが解除され、分周回路２４は電圧
制御発振器１３の発振クロックを分周し、分周クロック
を発生する。分周クロックが発生すると、分周回路２４
の分周クロックがＲＳフリップフロップをリセットし、
第３のトランジスタ３を遮断状態とするため、本発明の
ＰＬＬ回路は外部クロックに位相を合わせるクロック制
御を開始する。
【００１３】ＲＳフリップフロップは、分周回路が動作
しない場合は、コンデンサ１２ｂの放電状態を維持す
る。従って、外部クロックによる過充電や低電圧による
分周回路停止状態での起動によるデッドロックを回避で
きる。図２は、図１の充放電回路部分を改良した実施例
を示し、図２に示すように、制御電圧に応じた発振周波
数の発振クロックを発生する電圧制御発振器１３と、第
１及び第２電源間に直列接続され相補的に導通する第１
及び第２トランジスタ１、２と、前記第１及び第２トラ
ンジスタ１、２の接続点と第２電源間に設けられた抵抗
器１２ａとコンデンサ１２ｂとからなり前記コンデンサ
１２ｂの充放電を行い、このコンデンサ１２ｂの電圧を
前記電圧制御発振器１３の制御電圧とする充放電回路１
２と、前記電圧制御発振器１３の発振クロックを分周
し、分周クロックを発生する分周回路２４と、外部クロ
ック及び前記分周クロックを位相比較し、前記分周クロ
ックの位相遅れ、位相進みに応じて前記第１及び第２ト
ランジスタ１、２の導通制御を行う電圧を発生する位相
比較器１１と、前記第２電源と前記充放電回路１２の制
御電圧信号ライン１２ｃ間に接続された第３のトランジ
スタ３と、第１及び第２の電源Ｐ、Ｅ間の電圧差を監視
することによって、電源投入時にパワーオンリセット信
号２５ａを発生するパワーオンリセット回路２５と、前
記パワーオンリセット信号２５ａにより電源投入時には
強制的に前記充放電回路１２の制御電圧信号ライン１２
ｃの出力電圧を第３トランジスタ３を介して放電すると
共に、前記分周回路２４のクロック送出開始により前記
第３トランジスタ３を遮断状態とする初期化回路２６
と、前記初期化回路２６の制御信号２６ａに基づき前記
第１のトランジスタ１の充電状態を停止させるためのオ
アゲート回路１２ｄからなる第１のゲート回路と、初期
化回路２６の制御信号２６ａに基づき前記第２のトラン
ジスタ２を遮断状態（ＯＦＦ）に制御するためのアンド
ゲート回路１２ｅからなる第２のゲート回路とが示され
ている。
しない場合は、コンデンサ１２ｂの放電状態を維持す
る。従って、外部クロックによる過充電や低電圧による
分周回路停止状態での起動によるデッドロックを回避で
きる。図２は、図１の充放電回路部分を改良した実施例
を示し、図２に示すように、制御電圧に応じた発振周波
数の発振クロックを発生する電圧制御発振器１３と、第
１及び第２電源間に直列接続され相補的に導通する第１
及び第２トランジスタ１、２と、前記第１及び第２トラ
ンジスタ１、２の接続点と第２電源間に設けられた抵抗
器１２ａとコンデンサ１２ｂとからなり前記コンデンサ
１２ｂの充放電を行い、このコンデンサ１２ｂの電圧を
前記電圧制御発振器１３の制御電圧とする充放電回路１
２と、前記電圧制御発振器１３の発振クロックを分周
し、分周クロックを発生する分周回路２４と、外部クロ
ック及び前記分周クロックを位相比較し、前記分周クロ
ックの位相遅れ、位相進みに応じて前記第１及び第２ト
ランジスタ１、２の導通制御を行う電圧を発生する位相
比較器１１と、前記第２電源と前記充放電回路１２の制
御電圧信号ライン１２ｃ間に接続された第３のトランジ
スタ３と、第１及び第２の電源Ｐ、Ｅ間の電圧差を監視
することによって、電源投入時にパワーオンリセット信
号２５ａを発生するパワーオンリセット回路２５と、前
記パワーオンリセット信号２５ａにより電源投入時には
強制的に前記充放電回路１２の制御電圧信号ライン１２
ｃの出力電圧を第３トランジスタ３を介して放電すると
共に、前記分周回路２４のクロック送出開始により前記
第３トランジスタ３を遮断状態とする初期化回路２６
と、前記初期化回路２６の制御信号２６ａに基づき前記
第１のトランジスタ１の充電状態を停止させるためのオ
アゲート回路１２ｄからなる第１のゲート回路と、初期
化回路２６の制御信号２６ａに基づき前記第２のトラン
ジスタ２を遮断状態（ＯＦＦ）に制御するためのアンド
ゲート回路１２ｅからなる第２のゲート回路とが示され
ている。
【００１４】この実施例によれば、低電圧状態では、初
期化回路２６の出力する“Ｈ”レベルの制御信号２６ａ
により第１及び第２のトランジスタ１，２が共に遮断状
態になるためコンデンサ１２ｂへの充電が行われず、し
かも第３のトランジスタ３がオンし、放電状態になる。
本例では、上述のようにマスク論理ゲートを追加し、位
相比較器１１の充放電制御信号に対して制御信号２６ａ
により第３のトランジスタ３が放電状態の時、外部クロ
ックに対する位相制御のための充電を防止している。こ
れにより、第３のトランジスタ３の電流能力を落とすこ
とが出来、また、不要な貫通電流も防ぐ効果がある。
期化回路２６の出力する“Ｈ”レベルの制御信号２６ａ
により第１及び第２のトランジスタ１，２が共に遮断状
態になるためコンデンサ１２ｂへの充電が行われず、し
かも第３のトランジスタ３がオンし、放電状態になる。
本例では、上述のようにマスク論理ゲートを追加し、位
相比較器１１の充放電制御信号に対して制御信号２６ａ
により第３のトランジスタ３が放電状態の時、外部クロ
ックに対する位相制御のための充電を防止している。こ
れにより、第３のトランジスタ３の電流能力を落とすこ
とが出来、また、不要な貫通電流も防ぐ効果がある。
【００１５】図３は本発明に係るＰＬＬ回路のデッドロ
ック防止回路の他の実施例を示すブロック図であり、図
に示すように、制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器１３と、第１及び第２電
源間に直列接続され相補的に導通する第１及び第２トラ
ンジスタ１、２と、前記第１及び第２トランジスタ１、
２の接続点と第２電源間に設けられた抵抗器３２ａとコ
ンデンサ３２ｂとからなり前記コンデンサ３２ｂの充放
電を行い、このコンデンサ３２ｂの電圧を前記電圧制御
発振器１３の制御電圧とする充放電回路３２と、前記電
圧制御発振器３２の発振クロックを分周し、分周クロッ
クを発生する分周回路２４と、外部クロック及び前記分
周クロックを位相比較し、前記分周クロックの位相遅
れ、位相進みに応じて前記第１及び第２トランジスタ
１、２の導通制御を行う電圧を発生する位相比較器１１
と、第１及び第２の電源Ｐ，Ｅ間の電圧差を監視するこ
とによって、電源投入時にパワーオンリセット信号２５
ａを発生するパワーオンリセット回路２５と、前記パワ
ーオンリセット信号２５ａにより、電源投入時等の低電
圧状態では前記第１のトランジスタ１を遮断状態にする
と共に、第２のトランジスタ２を導通状態にせしめる制
御信号２６ａを出力する初期化回路２６と、前記制御信
号２６ａを第１のトランジスタ１及び第２のトランジス
タ２に導くオアゲート３２ｄ、３２ｅからなるゲート回
路３２ｃを設けたＰＬＬ回路のデッドロック防止回路が
示されている。
ック防止回路の他の実施例を示すブロック図であり、図
に示すように、制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器１３と、第１及び第２電
源間に直列接続され相補的に導通する第１及び第２トラ
ンジスタ１、２と、前記第１及び第２トランジスタ１、
２の接続点と第２電源間に設けられた抵抗器３２ａとコ
ンデンサ３２ｂとからなり前記コンデンサ３２ｂの充放
電を行い、このコンデンサ３２ｂの電圧を前記電圧制御
発振器１３の制御電圧とする充放電回路３２と、前記電
圧制御発振器３２の発振クロックを分周し、分周クロッ
クを発生する分周回路２４と、外部クロック及び前記分
周クロックを位相比較し、前記分周クロックの位相遅
れ、位相進みに応じて前記第１及び第２トランジスタ
１、２の導通制御を行う電圧を発生する位相比較器１１
と、第１及び第２の電源Ｐ，Ｅ間の電圧差を監視するこ
とによって、電源投入時にパワーオンリセット信号２５
ａを発生するパワーオンリセット回路２５と、前記パワ
ーオンリセット信号２５ａにより、電源投入時等の低電
圧状態では前記第１のトランジスタ１を遮断状態にする
と共に、第２のトランジスタ２を導通状態にせしめる制
御信号２６ａを出力する初期化回路２６と、前記制御信
号２６ａを第１のトランジスタ１及び第２のトランジス
タ２に導くオアゲート３２ｄ、３２ｅからなるゲート回
路３２ｃを設けたＰＬＬ回路のデッドロック防止回路が
示されている。
【００１６】更に、前記コンデンサ３２ｂを充電するた
めの位相比較器１１からの信号１１ａと前記初期化回路
２６の制御信号２６ａとは前記ゲート回路３２ｃを構成
する第１のオアゲート回路３２ｄを介して第１のトラン
ジスタ１の制御端子であるゲートに導かれ、前記コンデ
ンサ３２ｂを放電するための位相比較器からの信号１１
ｂと前記初期化回路２６の制御信号２６ａとは前記ゲー
ト回路３２ｃを構成する第２のオアゲート回路３２ｅを
介して第２のトランジスタ２の制御端子であるゲートに
導かれるＰＬＬ回路のデッドロック防止回路が示されて
いる。
めの位相比較器１１からの信号１１ａと前記初期化回路
２６の制御信号２６ａとは前記ゲート回路３２ｃを構成
する第１のオアゲート回路３２ｄを介して第１のトラン
ジスタ１の制御端子であるゲートに導かれ、前記コンデ
ンサ３２ｂを放電するための位相比較器からの信号１１
ｂと前記初期化回路２６の制御信号２６ａとは前記ゲー
ト回路３２ｃを構成する第２のオアゲート回路３２ｅを
介して第２のトランジスタ２の制御端子であるゲートに
導かれるＰＬＬ回路のデッドロック防止回路が示されて
いる。
【００１７】図３は、図２の実施例において、さらに進
歩させ第３のトランジスタ３を充放電回路３２の第２の
トランジスタ２と兼用し、構成素子数を削減した例であ
り、パワーオンリセット回路２５がパワーオンリセット
信号２５ａを出力すると、制御信号２６ａが“Ｈ”レベ
ルになり第１のトランジスタ１が遮断状態になると共
に、第２のトランジスタ２が導通し、このトランジスタ
によりコンデンサ３２ｂの電荷を放電する。そして、分
周回路２４がカウント動作を開始すると初期化回路２６
の出力する制御信号２６ａが“Ｌ”レベルになり、ＰＬ
Ｌ回路はロック動作を開始する。
歩させ第３のトランジスタ３を充放電回路３２の第２の
トランジスタ２と兼用し、構成素子数を削減した例であ
り、パワーオンリセット回路２５がパワーオンリセット
信号２５ａを出力すると、制御信号２６ａが“Ｈ”レベ
ルになり第１のトランジスタ１が遮断状態になると共
に、第２のトランジスタ２が導通し、このトランジスタ
によりコンデンサ３２ｂの電荷を放電する。そして、分
周回路２４がカウント動作を開始すると初期化回路２６
の出力する制御信号２６ａが“Ｌ”レベルになり、ＰＬ
Ｌ回路はロック動作を開始する。
【００１８】この実施例においても、当然のことながら
不要な貫通電流も防ぐ効果がある。但し、充放電回路３
２でのトランジスタ１、２の電流能力はＰＬＬ回路のジ
ッタ等の特性を決めるため、不用意に大きくできないた
め放電に時間を要する場合がある。
不要な貫通電流も防ぐ効果がある。但し、充放電回路３
２でのトランジスタ１、２の電流能力はＰＬＬ回路のジ
ッタ等の特性を決めるため、不用意に大きくできないた
め放電に時間を要する場合がある。
【００１９】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路のデッドロック防止回路は、電源投入時に電圧制御発
振回路の制御電圧を、分周回路が発振するまで放電状態
とするため過充電による電圧制御発振回路の高速発振も
しくは低電圧等による分周回路の異常停止によって発生
するデッドロックを防止できる効果がある。
路のデッドロック防止回路は、電源投入時に電圧制御発
振回路の制御電圧を、分周回路が発振するまで放電状態
とするため過充電による電圧制御発振回路の高速発振も
しくは低電圧等による分周回路の異常停止によって発生
するデッドロックを防止できる効果がある。
【図１】本発明の一実施例によるＰＬＬ回路のデッドロ
ック防止回路の構成を示すブロック図である。
ック防止回路の構成を示すブロック図である。
【図２】本発明の第二の実施例を示す要部のブロック図
である。
である。
【図３】本発明の第三の実施例を示すブロック図であ
る。
る。
【図４】従来のＰＬＬ回路ブロック図である。
１ 第１のトランジスタ（充電用トランジスタ） ２ 第２のトランジスタ（放電用トランジスタ） ３ 第３のトランジスタ（初期放電用トランジス
タ） １１ 位相比較器 １２、２２、３２ 充放電回路 １３ 電圧制御発振回路 １４ 分周回路 ２４ リセット付き分周回路 ２５ パワーオンリセット回路 ２６ 初期化回路
タ） １１ 位相比較器 １２、２２、３２ 充放電回路 １３ 電圧制御発振回路 １４ 分周回路 ２４ リセット付き分周回路 ２５ パワーオンリセット回路 ２６ 初期化回路
Claims (7)
- 【請求項１】 制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器と、 第１及び第２電源間に直列接続された相補的に導通する
第１及び第２トランジスタと、 前記第１及び第２トランジスタの接続点と第２電源間に
設けられた抵抗器とコンデンサとからなり、前記コンデ
ンサの充放電を行い、前記コンデンサの電圧を前記電圧
制御発振器の制御電圧とする充放電回路と、 前記電圧制御発振器の発振クロックを分周し、分周クロ
ックを発生する分周回路と、 外部クロック及び前記分周クロックを位相比較し、前記
分周クロックの位相遅れ、位相進みに応じて前記第１及
び第２トランジスタの導通制御を行う電圧を発生する位
相比較器と、 前記第２電源と前記充放電回路の制御電圧信号ライン間
に接続された第３のトランジスタと、 第１及び第２電源間の電圧差を監視することによって、
電源投入時にパワーオンリセット信号を発生するパワー
オンリセット回路と、 前記パワーオンリセット信号により電源投入時には強制
的に前記充放電回路のコンデンサの電荷を前記第３トラ
ンジスタを導通状態にして放電すると共に、前記分周回
路のクロック送出開始により前記第３トランジスタを遮
断状態とする初期化回路とを備えたことを特徴とするＰ
ＬＬ回路のデッドロック防止回路。 - 【請求項２】 前記初期化回路は、前記パワーオンリセ
ット回路によりセットされ、前記分周回路の分周クロッ
クでリセットされるフリップフロップ回路を含むことを
特徴とする請求項１記載のＰＬＬ回路のデッドロック防
止回路。 - 【請求項３】 前記初期化回路の出力する制御信号に基
づき前記第１のトランジスタを遮断状態に制御するため
の第１のゲート回路を設けたことを特徴とする請求項１
記載のＰＬＬ回路のデッドロック防止回路。 - 【請求項４】 前記初期化回路の出力する制御信号に基
づき前記第２のトランジスタを遮断状態に制御するため
の第２のゲート回路を設けたことを特徴とする請求項
１，２又は３記載のＰＬＬ回路のデッドロック防止回
路。 - 【請求項５】 制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器と、第１及び第２電源間
に直列接続された相補的に導通する第１及び第２トラン
ジスタと、 前記第１及び第２トランジスタの接続点と第２電源間に
設けられた抵抗器とコンデンサとからなり、前記コンデ
ンサの充放電を行い、前記コンデンサの電圧を前記電圧
制御発振器の制御電圧とする充放電回路と、 前記電圧制御発振器の発振クロックを分周し、分周クロ
ックを発生する分周回路と、 外部クロック及び前記分周クロックを位相比較し、前記
分周クロックの位相遅れ、位相進みに応じて前記第１及
び第２トランジスタの導通制御を行う電圧を発生する位
相比較器と、 第１及び第２電源間の電圧差を監視することによって、
電源投入時にパワーオンリセット信号を発生するパワー
オンリセット回路と、 前記第１及び第２電源間電圧差が小さい時、前記パワー
オンリセット信号により、前記第１のトランジスタを遮
断状態にすると共に、第２のトランジスタを導通状態に
せしめる制御信号を出力する初期化回路と、 前記制御信号を第１のトランジスタ及び第２のトランジ
スタに導くゲート回路を設けたことを特徴とするＰＬＬ
回路のデッドロック防止回路。 - 【請求項６】 前記コンデンサを充電するための位相比
較器から信号と前記初期化回路の制御信号とは第１のオ
アゲートに入力され、このゲートの出力が第１のトラン
ジスタを制御し、前記コンデンサを放電するための位相
比較器から信号と前記初期化回路の信号とは第２のオア
ゲートに入力され、このゲートの出力が第２のトランジ
スタを制御するように構成したことを特徴とする請求項
５記載のＰＬＬ回路のデッドロック防止回路。 - 【請求項７】 制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器と、 第１及び第２電源間に直列接続された相補的に導通する
第１及び第２トランジスタと、 前記第１及び第２トランジスタの接続点と第２電源間に
設けられた抵抗器とコンデンサとからなり、前記コンデ
ンサの充放電を行い、前記コンデンサの電圧を前記電圧
制御発振器の制御電圧とする充放電回路と、 前記電圧制御発振器の発振クロックを分周し、分周クロ
ックを発生する分周回路と、 外部クロック及び前記分周クロックを位相比較し、前記
分周クロックの位相遅れ、位相進みに応じて前記第１及
び第２トランジスタの導通制御を行う電圧を発生する位
相比較器とからなるＰＬＬ回路において、 パワーオンリセット回路が、第１及び第２電源間の電位
差を監視することによって電源投入時にパワーオンリセ
ット信号を出力し、 このパワーオンリセット信号により電源投入時には前記
充放電回路のコンデンサを放電させ、前記分周回路のク
ロック送出開始により前記コンデンサの放電を停止させ
ることでデッドロックを防止することを特徴とするＰＬ
Ｌ回路のデッドロック防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09261216A JP3107013B2 (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路のデッドロック防止回路及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09261216A JP3107013B2 (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路のデッドロック防止回路及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103249A JPH11103249A (ja) | 1999-04-13 |
| JP3107013B2 true JP3107013B2 (ja) | 2000-11-06 |
Family
ID=17358766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09261216A Expired - Fee Related JP3107013B2 (ja) | 1997-09-26 | 1997-09-26 | Ｐｌｌ回路のデッドロック防止回路及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107013B2 (ja) |
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|---|---|---|---|---|
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| JP2002217725A (ja) * | 2001-01-19 | 2002-08-02 | Fujitsu Ltd | Ｐｌｌ周波数シンセサイザ回路 |
| JP4504580B2 (ja) * | 2001-02-20 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 逓倍ｐｌｌ回路 |
| JP2006157630A (ja) | 2004-11-30 | 2006-06-15 | Nec Electronics Corp | Ｐｌｌ回路 |
| KR100652390B1 (ko) | 2004-12-11 | 2006-12-01 | 삼성전자주식회사 | 데드락 방지회로를 구비하는 위상동기 루프 회로 및 이의데드락 방지방법 |
| WO2007029428A1 (ja) * | 2005-09-08 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ回路 |
| JP5107085B2 (ja) * | 2008-02-20 | 2012-12-26 | 川崎マイクロエレクトロニクス株式会社 | Ｐｌｌ回路 |
| JP6121135B2 (ja) * | 2012-10-31 | 2017-04-26 | ラピスセミコンダクタ株式会社 | 同期化回路及びこれを含むクロックデータリカバリ回路 |
| JP7103894B2 (ja) * | 2018-08-30 | 2022-07-20 | ラピスセミコンダクタ株式会社 | 位相同期回路 |
| CN113082502B (zh) * | 2021-04-06 | 2022-10-04 | 武汉光燚激光科技有限公司 | 超声波皮肤治疗仪 |
-
1997
- 1997-09-26 JP JP09261216A patent/JP3107013B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11103249A (ja) | 1999-04-13 |
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