JPS6148726B2 - - Google Patents
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- JPS6148726B2 JPS6148726B2 JP55050855A JP5085580A JPS6148726B2 JP S6148726 B2 JPS6148726 B2 JP S6148726B2 JP 55050855 A JP55050855 A JP 55050855A JP 5085580 A JP5085580 A JP 5085580A JP S6148726 B2 JPS6148726 B2 JP S6148726B2
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- system clock
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- 230000007704 transition Effects 0.000 description 6
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
本発明はクロツクの制御回路を有するデータ処
理装置に関するものである。
理装置に関するものである。
電池駆動の電子機器は低消費電力であることが
必須条件であり、そのためＰチヤンネル型とＮチ
ヤンネル型の電界効果トランジスタ、特にMOS
電界効果トランジスタを電源端子間に直列接続し
たＣ−MOS構成を基本回路とする集積回路装置
が使用されている。このＣ−MOS集積回路装置
の電力消費は出力が反転する時に大きく発生す
る。出力が一定の時にはリーク電流だけでほとん
ど電力消費がない。
必須条件であり、そのためＰチヤンネル型とＮチ
ヤンネル型の電界効果トランジスタ、特にMOS
電界効果トランジスタを電源端子間に直列接続し
たＣ−MOS構成を基本回路とする集積回路装置
が使用されている。このＣ−MOS集積回路装置
の電力消費は出力が反転する時に大きく発生す
る。出力が一定の時にはリーク電流だけでほとん
ど電力消費がない。
この消費電力について更に詳しく説明する。第
１図にＣ−MOSインバータの基本構成を示す。
Ｃ−MOS回路は電源端子（電位ＶDD）300と接地
端子400との間に直列接続されたＰチヤンネル型
電界効果トランジスタ（以下Ｐ−MOSという）
100とＮチヤンネル型電界効果トランジスタ（以
下Ｎ−MOSという）200によつて構成されてい
る。入力端子500に印加される入力電圧ＶINは出
力端子600から出力電圧ＶOUTとして位相が反転し
て出力される。すなわち、入力電圧ＶINが接地レ
ベル（以下０レベルという）のときはＰ−
MOS100は導通し、Ｎ−MOS200は遮断して出力
電圧ＶOUTはＶDDレベル（ＶDD＞GND）（以下
“１”レベルという）となり、入力電圧ＶINが
“１”レベルのときはＰ−MOS100は遮断し、Ｎ
−MOS200は導通して出力電圧ＶOUTは接地レベ
ル（以下、“０”レベルという）になる。この様
なＣ−MOS回路で、Ｐ−MOS100とＮ−MOS200
の対でインバータの他にアンド・オア等の各種論
理回路を構成している。
１図にＣ−MOSインバータの基本構成を示す。
Ｃ−MOS回路は電源端子（電位ＶDD）300と接地
端子400との間に直列接続されたＰチヤンネル型
電界効果トランジスタ（以下Ｐ−MOSという）
100とＮチヤンネル型電界効果トランジスタ（以
下Ｎ−MOSという）200によつて構成されてい
る。入力端子500に印加される入力電圧ＶINは出
力端子600から出力電圧ＶOUTとして位相が反転し
て出力される。すなわち、入力電圧ＶINが接地レ
ベル（以下０レベルという）のときはＰ−
MOS100は導通し、Ｎ−MOS200は遮断して出力
電圧ＶOUTはＶDDレベル（ＶDD＞GND）（以下
“１”レベルという）となり、入力電圧ＶINが
“１”レベルのときはＰ−MOS100は遮断し、Ｎ
−MOS200は導通して出力電圧ＶOUTは接地レベ
ル（以下、“０”レベルという）になる。この様
なＣ−MOS回路で、Ｐ−MOS100とＮ−MOS200
の対でインバータの他にアンド・オア等の各種論
理回路を構成している。
第２図にインバータの入出力特性を示す。すで
に述べた様に、出力反転のない安定状態ａ，
ｃにおいては、Ｐ−MOS100とＮ−MOS200との
両方が同時に導通状態になる事は無く、どちらか
一方が遮断状態であるため、電流は流れない。こ
の状態では各構成素子の構造に基づくリーク電流
だけが流れる。
に述べた様に、出力反転のない安定状態ａ，
ｃにおいては、Ｐ−MOS100とＮ−MOS200との
両方が同時に導通状態になる事は無く、どちらか
一方が遮断状態であるため、電流は流れない。こ
の状態では各構成素子の構造に基づくリーク電流
だけが流れる。
入力・出力電圧が“０”レベルから“１”レベ
ル又は“１”レベルから“０”レベルに変化する
遷移状態ｂにおいて、Ｐ−MOS100とＮ−
MOS200とが両方導通に近い状態になり、貫通電
流とこのインバータの負荷容量を充放電する電流
とが流れる。この遷移状態における電流がＣ−
MOS回路の消費電力の大部分である。
ル又は“１”レベルから“０”レベルに変化する
遷移状態ｂにおいて、Ｐ−MOS100とＮ−
MOS200とが両方導通に近い状態になり、貫通電
流とこのインバータの負荷容量を充放電する電流
とが流れる。この遷移状態における電流がＣ−
MOS回路の消費電力の大部分である。
実際のＣ−MOS構成を基本回路とする集積回
路においてはデータを処理している第１の状態と
データを処理していない第２の状態がある。第１
の状態ではクロツク発生回路からのシステム・ク
ロツクに同期して、入力データを読み、データ処
理し、出力するという一連の動作するため、集積
回路の全回路−すなわちクロツク発生回路、デー
タ処理回路−が動作しているため、遷移状態時に
生じる大きな消費電力は避けることができない。
一方、データを処理していない第２の状態ではデ
ータ処理回路は状態の遷移がなく安定状態になつ
ている。この状態ではデータ処理装置ではリーク
以外電力の消費はなく、クロツク発生回路のみ電
力を消費する。通常第１の状態が第２の状態の数
パーセント以下であり、電力消費の大きな部分を
占めている。
路においてはデータを処理している第１の状態と
データを処理していない第２の状態がある。第１
の状態ではクロツク発生回路からのシステム・ク
ロツクに同期して、入力データを読み、データ処
理し、出力するという一連の動作するため、集積
回路の全回路−すなわちクロツク発生回路、デー
タ処理回路−が動作しているため、遷移状態時に
生じる大きな消費電力は避けることができない。
一方、データを処理していない第２の状態ではデ
ータ処理回路は状態の遷移がなく安定状態になつ
ている。この状態ではデータ処理装置ではリーク
以外電力の消費はなく、クロツク発生回路のみ電
力を消費する。通常第１の状態が第２の状態の数
パーセント以下であり、電力消費の大きな部分を
占めている。
本発明の目的は上記の点も鑑み、集積回路の電
力消費を低減することにあり、特にデータを処理
していない状態での消費電力を大幅に減らすこと
ができるクロツク制御回路を有するデータ処理装
置を提供することにある。
力消費を低減することにあり、特にデータを処理
していない状態での消費電力を大幅に減らすこと
ができるクロツク制御回路を有するデータ処理装
置を提供することにある。
本発明によれば、クロツク発振の発振状態を制
御できるクロツク発振回路と、このクロツク発振
回路の出力信号（基本クロツク）に同期したシス
テムクロツクをデータ処理装置に供給するシステ
ムクロツク発生回路と、クロツク発振回路及びシ
ステムクロツク発生回路を制御する制御回路から
構成され、データ処理の行なわれていない状態で
はクロツク発振回路の発振状態を停止し、データ
処理が必要な時は発振を再開するようにしたデー
タ処理装置を得る。
御できるクロツク発振回路と、このクロツク発振
回路の出力信号（基本クロツク）に同期したシス
テムクロツクをデータ処理装置に供給するシステ
ムクロツク発生回路と、クロツク発振回路及びシ
ステムクロツク発生回路を制御する制御回路から
構成され、データ処理の行なわれていない状態で
はクロツク発振回路の発振状態を停止し、データ
処理が必要な時は発振を再開するようにしたデー
タ処理装置を得る。
本発明は上記のように構成することにより、デ
ータ処理を行なつていないときはシステムクロツ
ク、基本クロツクを停止し、Ｃ−MOS構成の遷
移状態の期間を短かくして消費電力を大幅に低減
する効果がある。
ータ処理を行なつていないときはシステムクロツ
ク、基本クロツクを停止し、Ｃ−MOS構成の遷
移状態の期間を短かくして消費電力を大幅に低減
する効果がある。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第３図から第９図は本発明の一実施例を説明す
るものである。まず第３図によれば、Ｃ−MOS
構成を基本回路とする集積回路のブロツク図で、
クロツク制御装置４とデータ処理装置５とから構
成され、クロツク制御装置４はクロツク発振回路
１とシステムクロツク発生回路２と制御装置３と
から構成されている。
るものである。まず第３図によれば、Ｃ−MOS
構成を基本回路とする集積回路のブロツク図で、
クロツク制御装置４とデータ処理装置５とから構
成され、クロツク制御装置４はクロツク発振回路
１とシステムクロツク発生回路２と制御装置３と
から構成されている。
データを処理している期間はクロツク発振回路
１が水晶発振子やCR素子等により発振し、基本
クロツク１１をシステムクロツク発生回路２に供
給する。システムクロツク発生回路２はこの基本
クロツク１１を分周してデータ処理装置５にシス
テムクロツク１２を供給している。データ処理装
置５はこのシステムクロツク１２に同期して各種
データ処理を実行する。したがつて、この期間は
クロツク発振回路１が発振して基本クロツク１１
を生じ、システムクロツク１２をシステムクロツ
ク発生回路２からデータ処理装置５に供給してい
るため、システムクロツク１２の周波数に比例し
てデータ処理装置５内のＣ−MOS構成の遷移状
態に基づく消費電力を増大する。この時の消費電
力が最大になる。しかし、この電力の消費は有効
データ処理のためで低減することは困難である。
データ処理装置が実行すべき仕事がなくなつた時
点になると、休止状態に入るためのホールド信号
１５をクロツク制御装置３に送る。制御回路３は
ホールド信号１５を受けるとクロツク発振回路１
に発振を停止させる発振停止信号１３を供給して
クロツク発振回路１の発振を停止させ、基本クロ
ツク１１の発振を停止させ、さらにシステムクロ
ツク供給信号１４をシステムクロツク発生回路２
に供給してデータ処理装置５へのシステムクロツ
ク１２の供給を停止する。このように休止状態に
なると、クロツク制御装置３はクロツク発振回路
１とシステムクロツク発生回路２の動作を停止し
て安定状態になり、データ処理装置５もシステ
ム・クロツク１２の供給が停止されるので回路の
動作状態の変化がなくなり、安定状態になる。こ
の時にはＣ−MOS構成を基本回路とする集積回
路はリーク電流以外に電流が流れなくなり、電力
の消費は大幅に低減する。この休止状態が長けれ
ば長いほど平均の消費電力が低減される。データ
処理が再度必要になつた時点にデータ処理装置５
を再起動させるリスタート信号１６が制御回路３
に入力されて発振停止信号１３がなくなり、クロ
ツク発振回路１はクロツク発振が再び始まる。制
御回路３からのシステムクロツク供給信号１４も
なくなり、システムクロツク発生回路２は基本ク
ロツク１１を分周しはじめる。
１が水晶発振子やCR素子等により発振し、基本
クロツク１１をシステムクロツク発生回路２に供
給する。システムクロツク発生回路２はこの基本
クロツク１１を分周してデータ処理装置５にシス
テムクロツク１２を供給している。データ処理装
置５はこのシステムクロツク１２に同期して各種
データ処理を実行する。したがつて、この期間は
クロツク発振回路１が発振して基本クロツク１１
を生じ、システムクロツク１２をシステムクロツ
ク発生回路２からデータ処理装置５に供給してい
るため、システムクロツク１２の周波数に比例し
てデータ処理装置５内のＣ−MOS構成の遷移状
態に基づく消費電力を増大する。この時の消費電
力が最大になる。しかし、この電力の消費は有効
データ処理のためで低減することは困難である。
データ処理装置が実行すべき仕事がなくなつた時
点になると、休止状態に入るためのホールド信号
１５をクロツク制御装置３に送る。制御回路３は
ホールド信号１５を受けるとクロツク発振回路１
に発振を停止させる発振停止信号１３を供給して
クロツク発振回路１の発振を停止させ、基本クロ
ツク１１の発振を停止させ、さらにシステムクロ
ツク供給信号１４をシステムクロツク発生回路２
に供給してデータ処理装置５へのシステムクロツ
ク１２の供給を停止する。このように休止状態に
なると、クロツク制御装置３はクロツク発振回路
１とシステムクロツク発生回路２の動作を停止し
て安定状態になり、データ処理装置５もシステ
ム・クロツク１２の供給が停止されるので回路の
動作状態の変化がなくなり、安定状態になる。こ
の時にはＣ−MOS構成を基本回路とする集積回
路はリーク電流以外に電流が流れなくなり、電力
の消費は大幅に低減する。この休止状態が長けれ
ば長いほど平均の消費電力が低減される。データ
処理が再度必要になつた時点にデータ処理装置５
を再起動させるリスタート信号１６が制御回路３
に入力されて発振停止信号１３がなくなり、クロ
ツク発振回路１はクロツク発振が再び始まる。制
御回路３からのシステムクロツク供給信号１４も
なくなり、システムクロツク発生回路２は基本ク
ロツク１１を分周しはじめる。
クロツク発振回路１の一実施例を第４図に示
す。発振停止信号１３はインバータ２５を介して
NANDゲート２０の他の入力端には出力が水晶発
振子６を介して帰還されている。NANDゲート２
０の出力はインバータ２６を介して基本クロツク
１１として取り出されている。発振停止１３が
“１”レベルのときは発振が停止し、“０”レベル
のときは水晶発振子６とNANDゲート２０とによ
り所定の周波数での発振を行ない、基本クロツク
１１を出力する。
す。発振停止信号１３はインバータ２５を介して
NANDゲート２０の他の入力端には出力が水晶発
振子６を介して帰還されている。NANDゲート２
０の出力はインバータ２６を介して基本クロツク
１１として取り出されている。発振停止１３が
“１”レベルのときは発振が停止し、“０”レベル
のときは水晶発振子６とNANDゲート２０とによ
り所定の周波数での発振を行ない、基本クロツク
１１を出力する。
発振停止信号１３が“１”レベルの状態から
“０”レベルの状態に変化して再び発振する場
合、水晶発振子６は機械的振動のために定常発振
になるまでに数十ミリ秒必要となる。この過渡状
態では、基本クロツク１１は正常な出力でないた
めに、システムクロツク発生回路１からの出力は
その初期において所定の電圧レベル以下であつた
りあるいは所定の周波数からずれた周波数で発振
する可能性がある。このため、定常発振するまで
の期間システムクロツク発生回路２からのシステ
ムクロツク１２の供給を停止状態にして、定常発
振になつたらシステムクロツク１２をデータ処理
装置５に供給する。
“０”レベルの状態に変化して再び発振する場
合、水晶発振子６は機械的振動のために定常発振
になるまでに数十ミリ秒必要となる。この過渡状
態では、基本クロツク１１は正常な出力でないた
めに、システムクロツク発生回路１からの出力は
その初期において所定の電圧レベル以下であつた
りあるいは所定の周波数からずれた周波数で発振
する可能性がある。このため、定常発振するまで
の期間システムクロツク発生回路２からのシステ
ムクロツク１２の供給を停止状態にして、定常発
振になつたらシステムクロツク１２をデータ処理
装置５に供給する。
第５図にシステムクロツク発生回路の一実施例
を示してあり、第６図にそのタイミングチヤート
を示してある。基本クロツク１１をANDゲート
５５ａ，５５ｂ、NORゲート５１ａ，５１ｂ、
ORゲート５６ａ，５６ｂ、NANDゲート５２
ａ，５２ｂで1/2分周して、ANDゲート５３ａ，
５３ｂにより２相のクロツクを作り出している。
この２相クロツクをシステムクロツク供給信号１
４によつてANDゲート５４ａ，５４ｂを制御し
てシステムクロツク１２ａ，１２ｂとして取り出
している。システムクロツク供給信号１４が
“１”レベルの時は２相クロツクをシステムクロ
ツク１２ａ，１２ｂとしてデータ処理装置５に供
給し、“０”レベルの時は２相クロツクをANDゲ
ート５４ａ，５４ｂにより“０”レベルにしてシ
ステムクロツク１２ａ，１２ｂの供給を停止して
いる。一方のANDゲート５３ａの出力はインバ
ータ５７を介して出力２０として取り出されてい
る。したがつて制御回路３は定常発振するまでの
期間システムクロツク供給信号１４を“０”レベ
ルにしてシステムクロツク１２の供給を停止する
必要がある。定常発振になつた時点になるとシス
テムクロツク供給信号１４が“１”レベルにな
り、システムクロツク１２の供給が開始される。
を示してあり、第６図にそのタイミングチヤート
を示してある。基本クロツク１１をANDゲート
５５ａ，５５ｂ、NORゲート５１ａ，５１ｂ、
ORゲート５６ａ，５６ｂ、NANDゲート５２
ａ，５２ｂで1/2分周して、ANDゲート５３ａ，
５３ｂにより２相のクロツクを作り出している。
この２相クロツクをシステムクロツク供給信号１
４によつてANDゲート５４ａ，５４ｂを制御し
てシステムクロツク１２ａ，１２ｂとして取り出
している。システムクロツク供給信号１４が
“１”レベルの時は２相クロツクをシステムクロ
ツク１２ａ，１２ｂとしてデータ処理装置５に供
給し、“０”レベルの時は２相クロツクをANDゲ
ート５４ａ，５４ｂにより“０”レベルにしてシ
ステムクロツク１２ａ，１２ｂの供給を停止して
いる。一方のANDゲート５３ａの出力はインバ
ータ５７を介して出力２０として取り出されてい
る。したがつて制御回路３は定常発振するまでの
期間システムクロツク供給信号１４を“０”レベ
ルにしてシステムクロツク１２の供給を停止する
必要がある。定常発振になつた時点になるとシス
テムクロツク供給信号１４が“１”レベルにな
り、システムクロツク１２の供給が開始される。
第７ａ図から第７ｃ図にこの制御回路３の実施
例を示し、第８ａ図と第８ｂ図にそのタイミング
チヤートを示してある。
例を示し、第８ａ図と第８ｂ図にそのタイミング
チヤートを示してある。
第７ａ図は制御回路３の一実施例で、ホールド
信号１５はフリツプフロツプ１７のセツト端子Ｓ
に、またリスタート信号１６はフリツプフロツプ
１７のリセツト端子とNORゲート２２に与えら
れ、フリツプフロツプ１７の出力端子Ｑは発振停
止信号１３として取り出されるとともにNORゲ
ート２２でリスタート信号１６との論理がとられ
てシステムクロツク供給信号１４を得る。この制
御回路３は第８ａ図に示すようにホールド信号１
５が“１”レベルになるとフリツプフロツプ１７
がセツトされ発振停止信号１３が“１”レベルに
なり、かつシステムクロツク供給信号１４が
“０”レベルになり、クロツク発振回路１の発振
が停止し、システムクロツク１２の供給も停止さ
れる。
信号１５はフリツプフロツプ１７のセツト端子Ｓ
に、またリスタート信号１６はフリツプフロツプ
１７のリセツト端子とNORゲート２２に与えら
れ、フリツプフロツプ１７の出力端子Ｑは発振停
止信号１３として取り出されるとともにNORゲ
ート２２でリスタート信号１６との論理がとられ
てシステムクロツク供給信号１４を得る。この制
御回路３は第８ａ図に示すようにホールド信号１
５が“１”レベルになるとフリツプフロツプ１７
がセツトされ発振停止信号１３が“１”レベルに
なり、かつシステムクロツク供給信号１４が
“０”レベルになり、クロツク発振回路１の発振
が停止し、システムクロツク１２の供給も停止さ
れる。
制御端子からリスタート信号１６が“１”レベ
ルになると、発振停止信号13が“０”レベルにな
り、クロツク発振回路１の発振が開始する。定常
発振するまでの期間リスタート信号１６は“１”
レベルになつていて、NORゲート２２によりシ
ステムクロツク供給信号１４が“０”レベルのま
まで、システムクロツク１２の供給が停止されて
いる。リスタート信号１６が“０”レベルになる
とシステムクロツク供給信号１４が“１”レベル
になり、システムクロツク１２の供給が開始され
る。
ルになると、発振停止信号13が“０”レベルにな
り、クロツク発振回路１の発振が開始する。定常
発振するまでの期間リスタート信号１６は“１”
レベルになつていて、NORゲート２２によりシ
ステムクロツク供給信号１４が“０”レベルのま
まで、システムクロツク１２の供給が停止されて
いる。リスタート信号１６が“０”レベルになる
とシステムクロツク供給信号１４が“１”レベル
になり、システムクロツク１２の供給が開始され
る。
第７ｂ図は制御回路の他の実施例で、第７ａ図
に他の機能を追加したもので、リスタート信号１
６の加わるANDゲート２１により誤動作の低減
をはかり、フリツプフロツプ１８，１９とシステ
ムクロツク供給回路２の出力信号２０により同期
化をはかり、所定のシステムクロツクから停止
し、所定のシステムクロツクから供給開始するよ
うにした実施例である。
に他の機能を追加したもので、リスタート信号１
６の加わるANDゲート２１により誤動作の低減
をはかり、フリツプフロツプ１８，１９とシステ
ムクロツク供給回路２の出力信号２０により同期
化をはかり、所定のシステムクロツクから停止
し、所定のシステムクロツクから供給開始するよ
うにした実施例である。
第７ｃ図は制御回路３の更に他の実施例で第８
ｂ図はそのタイミングチヤートである。この制御
回路３によれば、ホールド信号１５とリスタート
信号１６とはそれぞれフリツプフロツプ１７のセ
ツト端子Ｓとリセツト端子Ｒとに加えられてお
り、フリツプフロツプ１７の出力端子Ｑは他のフ
リツプフロツプ１８のＤ端子に与えられ、このフ
リツプフロツプ１８の出力端子Ｑから発振停止信
号１３が得られる。フリツプフロツプ１７の出力
端子Ｑは直接及び遅延回路２３を介してそれぞれ
NORゲート２４の各入力端に加えられ、この
NORゲート２４の出力がフリツプフロツプ１９
のＤ端子に与えられ、フリツプフロツプ１９の出
力端子Ｑからシステムクロツク供給信号１４が得
られる。システムクロツク供給回路２からの出力
信号２０はフリツプフロツプ１８と１９に与えら
れている。
ｂ図はそのタイミングチヤートである。この制御
回路３によれば、ホールド信号１５とリスタート
信号１６とはそれぞれフリツプフロツプ１７のセ
ツト端子Ｓとリセツト端子Ｒとに加えられてお
り、フリツプフロツプ１７の出力端子Ｑは他のフ
リツプフロツプ１８のＤ端子に与えられ、このフ
リツプフロツプ１８の出力端子Ｑから発振停止信
号１３が得られる。フリツプフロツプ１７の出力
端子Ｑは直接及び遅延回路２３を介してそれぞれ
NORゲート２４の各入力端に加えられ、この
NORゲート２４の出力がフリツプフロツプ１９
のＤ端子に与えられ、フリツプフロツプ１９の出
力端子Ｑからシステムクロツク供給信号１４が得
られる。システムクロツク供給回路２からの出力
信号２０はフリツプフロツプ１８と１９に与えら
れている。
第７ａ図、第７ｂ図の実施例では定常発振する
までの期間−発振開始してからシステムクロツク
１２の供給を開始するまでの期間−を外部からの
リスタート信号１６の“１”レベルの期間によつ
て制御しているが、第７ｃ図の実施例では遅延回
路２３によつて制御している。遅延回路２３とし
ては抵抗素子と容量素子による遅延とカウンタに
よる遅延とが考えられる。この場合はリスタート
信号１６はパルス信号にて制御できるため、外部
に遅延回路２３を組む必要はなくなる。
までの期間−発振開始してからシステムクロツク
１２の供給を開始するまでの期間−を外部からの
リスタート信号１６の“１”レベルの期間によつ
て制御しているが、第７ｃ図の実施例では遅延回
路２３によつて制御している。遅延回路２３とし
ては抵抗素子と容量素子による遅延とカウンタに
よる遅延とが考えられる。この場合はリスタート
信号１６はパルス信号にて制御できるため、外部
に遅延回路２３を組む必要はなくなる。
今、第４図のクロツク発振回路１と、第５図の
システムクロツク発生回路２と、第７図ｂの制御
回路３とを第３図の如く組み合せると第９図の如
きタイミングチヤートで動作する。この場合、t0
がデータを処理している期間、t1で休止状態に入
り、t2で休止状態が解除され、t3からデータの処
理が再開され、以後処理期間t0に入る。
システムクロツク発生回路２と、第７図ｂの制御
回路３とを第３図の如く組み合せると第９図の如
きタイミングチヤートで動作する。この場合、t0
がデータを処理している期間、t1で休止状態に入
り、t2で休止状態が解除され、t3からデータの処
理が再開され、以後処理期間t0に入る。
本発明のクロツク制御装置を備えることによ
り、休止状態になるとクロツク発振を停止させて
消費電力を大幅に低減でき、しかもデータ処理を
再開するときは定常発振するまでの期間システム
クロツクの供給を停止させることにより正常にデ
ータ処理を再開できる効果がある。
り、休止状態になるとクロツク発振を停止させて
消費電力を大幅に低減でき、しかもデータ処理を
再開するときは定常発振するまでの期間システム
クロツクの供給を停止させることにより正常にデ
ータ処理を再開できる効果がある。
第１図はＣ−MOSインバータの構成図で第２
図はインバータの入出力特性図である。第３図は
本発明の一実施例によるブロツク図である。 １……クロツク発振回路、２……システムクロ
ツク供給回路、３……制御回路、４……クロツク
制御装置、５……データ処理装置、１１……基本
クロツク、１２……システムクロツク、１３……
発振停止信号、１４……システムクロツク供給信
号、１５……ホールド信号、１６……リスタート
信号。 第４図はクロツク発振回路の一実施例で、第５
図はシステムクロツク供給回路の一実施例で、第
６図はそのタイミングチヤートである。第７ａ
図、第７ｂ図、第７ｃ図は制御回路の各実施例
で、第８ａ図と第８ｂ図がタイミングチヤートで
ある。第９図は第４図と第５図と第７ｂ図とを組
み合せた時の総合タイミングチヤートである。 t0……データを処理している期間、t1……休止
状態になる時点、t2……休止状態を解除する時
点、t3……システムクロツクを供給する時点。
図はインバータの入出力特性図である。第３図は
本発明の一実施例によるブロツク図である。 １……クロツク発振回路、２……システムクロ
ツク供給回路、３……制御回路、４……クロツク
制御装置、５……データ処理装置、１１……基本
クロツク、１２……システムクロツク、１３……
発振停止信号、１４……システムクロツク供給信
号、１５……ホールド信号、１６……リスタート
信号。 第４図はクロツク発振回路の一実施例で、第５
図はシステムクロツク供給回路の一実施例で、第
６図はそのタイミングチヤートである。第７ａ
図、第７ｂ図、第７ｃ図は制御回路の各実施例
で、第８ａ図と第８ｂ図がタイミングチヤートで
ある。第９図は第４図と第５図と第７ｂ図とを組
み合せた時の総合タイミングチヤートである。 t0……データを処理している期間、t1……休止
状態になる時点、t2……休止状態を解除する時
点、t3……システムクロツクを供給する時点。
Claims (1)
- １ 発振器と帰還ループとを有し基本クロツクを
発生する発振回路と、該基本クロツクをうけてシ
ステムクロツクを発生するシステムクロツク発生
部と、発生されたシステムクロツクに基いてデー
タ処理を行なうデータ処理部とを有するデータ処
理装置において、前記データ処理部において処理
の必要がない時、前記発振回路の帰還ループを電
気的に切断することによつて発振動作を停止せし
めることによつて前記システムクロツクの発生を
も禁止し、前記データ処理部にて処理の必要が生
じた時前記帰還ループを形成することによつて発
振動作を起動せしめ、かつ発振開始から所定時間
経過後システムクロツクを前記データ処理部に供
給することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085580A JPS56147220A (en) | 1980-04-17 | 1980-04-17 | Clock controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085580A JPS56147220A (en) | 1980-04-17 | 1980-04-17 | Clock controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147220A JPS56147220A (en) | 1981-11-16 |
| JPS6148726B2 true JPS6148726B2 (ja) | 1986-10-25 |
Family
ID=12870331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5085580A Granted JPS56147220A (en) | 1980-04-17 | 1980-04-17 | Clock controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147220A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101233U (ja) * | 1981-12-25 | 1983-07-09 | 富士通株式会社 | スタンバイモ−ド制御装置 |
| JPH0724006B2 (ja) * | 1984-07-04 | 1995-03-15 | 株式会社日立製作所 | デ−タ処理装置 |
| JPH0431620Y2 (ja) * | 1985-03-20 | 1992-07-29 | ||
| JPH0431621Y2 (ja) * | 1985-04-02 | 1992-07-29 | ||
| JPH04107623A (ja) * | 1990-08-28 | 1992-04-09 | Seiko Epson Corp | 表示装置 |
| DE69432697T2 (de) * | 1993-12-01 | 2004-03-25 | Advanced Micro Devices, Inc., Sunnyvale | Stromverwaltung für Rechnersystem und Verfahren hierfür |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS521293Y2 (ja) * | 1971-12-25 | 1977-01-13 |
-
1980
- 1980-04-17 JP JP5085580A patent/JPS56147220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147220A (en) | 1981-11-16 |
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