JPH0724006B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ この発明は、データ処理技術さらにはデータ処理装置に
おける発振停止処理に適用して特に有効な技術に関し、
例えば低消費電力化のため原発振を停止させるモードを
有するマイクロコンピュータシステムに利用して有効な
技術に関する。

［背景技術］ マイクロコンピュータやICを使った計算機等では、シス
テムの動作クロック信号を作るために、水晶振動子のよ
うな発振子を用いた発振回路が設けられる。このような
データ処理システムにおいては、例えばシステムが間欠
動作するような場合、原発振を停止させることによりマ
イクロプロセッサやメモリ等の状態を一時的に停止させ
ることにより、消費電力を少なくすることができる。そ
こで、外部からの信号やCPUからの命令によってクロッ
クを停めてシステムを停止させるホールト機能を有する
ようにされたものがある（例えば、日立製作所［株］が
昭和58年９月に発行した日立４ビット１チップマイクロ
コンピュータシステム,HMCS40シリーズ,LCD−IV［HD613
900］ユーザーズマニュアル第29頁，第37頁参照）。

このようなホールト機能を有するマイクロコンピュータ
システムでは、タイマ等からの割込みによってシステム
の動作が再開されるようにされる。しかしながら、発振
子を用いた発振回路を有するシステムでは、システムの
再スタート時の電流供給により発振が開始されてから、
所定の時間が経過するまでの期間、発振子の発振動作が
不安定となり、非常に高い周波数で異常発振することが
ある。

特に、最近では発振子として、水晶振動子に比べて安価
なセラミック振動子が使用されることがあるが、セラミ
ック振動子は水晶振動子に比べてインピーダンスが高い
ため、発振開始直後の不安定な時間が長くなる。

このような異常周波数の原発振信号がシステムに供給さ
れると、誤まった書込み制御信号が形成されて必要なデ
ータを保持しているRAM（ランダム・アクセス・メモ
リ）等に印加され、データが破壊されたりするおそれが
ある。

［発明の目的］ この発明の目的は、低消費電力化のため、発振子の発振
を停止させるようなモードを有する間欠動作可能なデー
タ処理システムにおいて、発振開始直後の異常発振によ
りメモリ等に保持されているデータが破壊されるような
データエラーを防止できるようにし、これによってシス
テムの安定した間欠動作を保証することにある。

この発明の他の目的は、発振子の発振を停止させるよう
なモードを有するデータ処理システムを安価に構成でき
るようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、システムの動作クロック信号を形成する基準
となる信号を発生するため高い周波数で発振する発振子
を含む発振回路の他に、低い周波数で発振する発振子を
含む発振回路を設け、システムの動作停止時には上記高
い周波数の発振子の動作を停止させることで、消費電力
を減少させるとともに、低い周波数の発振子からの発振
信号を分周してタイマを動作させ、このタイマからの出
力によってシステムの動作を再開させる起動用クロック
信号を形成して高い周波数の発振子の発振を開始させる
ようにし、かつこの起動用クロック信号を遅延する遅延
回路を設けて、その遅延信号をシステムの動作クロック
信号を形成する回路に供給させて、その動作を制御する
ようにして、発振子の発振動作開始後一定時間経過して
からシステムの動作クロック信号が形成されるように
し、これによって発振開始直後の異常発振によるデータ
エラーを防止するという上記目的を達成するものであ
る。

［実施例］ 第１図は、本発明を４ビットシングルチップマイクロコ
ンピュータ（以下シングルチップマイコンと称する）に
適用した場合の一実施例を示す。同図において、鎖線ア
で囲まれた各回路ブロックは、単結晶シリコンのような
一個の半導体基板上において形成される。

シングルチップマイコンMPUは、内部のROM（リード・オ
ンリ・メモリ）に格納されたプログラムに従ってシステ
ム各部のコントロールを行なうマイクロプロセッサ１
と、プログラムの実行に必要なデータやプログラムの実
行によって得られたデータが記憶されるRAM（随時読出
し書込み可能なメモリ）２、システムの動作クロック信
号の基準となるクロックを発生する第１の発振回路３、
この第１の発振回路３から供給されるクロックに基づい
てシステム内部の各種クロックパルスを形成するクロッ
ク形成回路（クロックパルス・ジェネレータ）４、およ
びシステムに内蔵された時計機能を実現するためその基
準クロックを形成する第２の発振回路５と、この発振回
路５から供給されるクロックを計数して起動用クロック
信号を形成するカウンタ６等により構成されている。

また、上記マイクロプロセッサ１は、特に制限されない
が、プログラムが格納されたROM、次に読み出される命
令のアドレスがロードされるプログラムカウンタ、ROM
から読み出された命令コードをデコードして内部の制御
信号を形成する命令デコーダ、アキュームレータやアド
レスレジスタのようなレジスタ類、四則演算や論理演算
を行なうALU（演算論理ユニット）およびI/Oポート等に
よって構成されている。

この実施例では、特に制限されないが、正確な時計機能
を実現するため、第２の発振回路５を構成するためチッ
プに外付けされた発振子7aとして、32kHz（正確には32.
768kHz）のような比較的低い周波数で発振する水晶振動
子が使用され、この32kHzの原発振信号をカウンタ６で
分周することにより時計用のクロックが得られる。

一方、主としてシステムの動作クロック信号を形成する
際の基準となるクロックを発生する第１の発振回路３を
構成する発振子7bとしては、例えば400kHzのような高い
周波数で発振するセラミック振動子が使用されている。
これによって、時計用クロックよりも高い周波数のシス
テムクロック信号が形成され、マイクロプロセッサ等の
高速動作が可能にされている。

そして、上記マイクロプロセッサ１は、例えばシステム
を間欠動作させるような場合、ホールト命令を実行する
ことでプログラムによって上記第１の発振回路３の発振
動作を停止させることができるようにされている。その
ために、マイクロプロセッサ１から出力されたホールト
命令実行結果すなわちマイクロプロセッサがホールト命
令を実行することによって出力された信号をラッチする
ラッチ回路８が設けられている。

このラッチ回路８は、ホールト命令実行結果に係る上記
信号をラッチすると発振子7bへの電圧の供給を遮断して
発振を停止させるとともに、発振停止後上記カウンタ６
から供給される起動用クロック信号Ａによって直ちに発
振子7bへ電圧を印加して発振を開始させるようにされて
いる。

また、この実施例では、上記カウンタ６から出力される
起動用クロック信号を、停止中の上記第１の発振回路３
が起動用クロック信号で再び起動される際に、発振子7b
の不安定な時期をやりすごすのに充分な時間だけ遅延さ
せる遅延回路９が設けられている。

この遅延回路９は、例えば上記カウンタ６から上記ラッ
チ回路８へ供給される起動用クロック信号Ａと、第２図
に示すようにこの起動用クロック信号Ａよりも周波数の
高い前段の信号B,Cとの論理積をとるANDゲート回路およ
びこのANDゲートの出力と上記クロック信号Ａとの論理
積をとるANDゲート回路（この出力の信号をＤとする）
等により構成されている。これによって、遅延回路９か
ら、第２図に示すように、起動用クロック信号Ａの最初
の立上がりから一周期分遅れた遅延信号Ｅが出力され
る。

この遅延信号Ｅが前記クロックパルス・ジェネレータ４
に供給され、動作されることにより、システム内の各部
へ供給される動作クロック信号としてのクロックパルス
が形成されるようにされている。

従って、この実施例によれば、マイクロプロセッサ１が
休止状態へ移るときは、先ずホールト命令によって第１
の発振回路３の発振動作が停止される。これによって、
システム各部へのクロックパルスの供給が中断されてタ
イマ回路（カウンタ６）を除く回路の動作が停止され
る。ところで、上記各回路ブロックがCMOS（相補型MOSF
ET）回路で構成された場合、その消費電流は動作周波数
に比例する。しかるに、上記タイマ回路以外の回路部分
は、タイマ回路に比べて高い周波数のクロックパルスで
動作されるため、クロックパルスの停止により、システ
ム全体としての消費電力は大幅に減少される。具体的に
は、タイマ回路部での消費電流が２μＡ程度であるのに
対し、第１の発振回路３およびクロックパルスで動作さ
れる回路部分での消費電流は1mA程度であるので、発振
回路３の停止により大幅な消費電力の低減が可能にな
る。

しかも、上記実施例では、システムを再起動させるべく
タイマ回路（カウンタ６）から起動用クロック信号Ａが
出力されると、第１の発振回路３が直ちに動作されてそ
の発振信号がクロックパルス・ジェネレータ４に供給さ
れるが、クロックパルス・ジェネレータ４は、それより
も起動用クロック信号一周期分遅れて発生される遅延信
号Ｅによって動作される。そのため、発振子7bの発振開
始直後の不安定な時期を経過してから、クロックパルス
が形成され各部へ供給されるようになる。

その結果、低消費電力化のための発振停止モードを有す
るシステムにおいて、発振子の発振開始直後の異常な発
振信号によりRAM等に誤まって書込み制御信号が供給さ
れて、内部のデータが破壊される等の事故を防止するこ
とができる。

なお、上記実施例では、遅延回路９を、タイマ回路（カ
ウンタ６）から供給されるクロックを入力信号とするゲ
ート回路により構成しているが、これに限定されるもの
でなく例えば、タイマ回路から供給される起動信号の立
上がりをゆるやかにする時定数回路と、この時定数回路
の出力を入力信号とする論理しきい値電圧の高いシュミ
ット回路とにより遅延信号を形成するようにしてもよ
い。

また、上記実施例では、プログラムによってホールト状
態を発生させて、発振およびシステムの動作を停止させ
ているが、外部から供給されるホールト要求信号を入力
する専用の端子をチップに設け、この外部端子へのホー
ルト要求信号によっても発振およびシステムの動作を停
止できるように構成してもよい。

さらに、ホールド状態を解除し、システムを起動させる
タイマ割込み信号も、内部のタイマ回路で発生させるの
ではなく、外部から供給できるように構成することも可
能である。

［効果］ （１）システムの動作クロック信号を形成する基準とな
る信号を発生するため高い周波数で発振する発振子を含
む発振回路の他に、低い周波数で発振する発振子を含む
発振回路を設け、システムの動作停止時には上記高い周
波数の発振子の発振を停止させることで、消費電力を減
少させるとともに、システムの動作を再開させる起動用
クロック信号で直ちに発振子を動作させるようにし、か
つこの起動用クロック信号を遅延する遅延回路を設け
て、その遅延信号を動作クロック信号を形成する回路
（クロックパルス・ジェネレータ）に供給させて、その
動作を制御するようにしたので、発振子の発振動作開始
後一定時間経過してからシステムの動作クロック信号が
形成されるようになるという作用により、発振子の発振
開始直後の異常発振によるデータエラーが防止され、シ
ステムの安定した間欠動作が保証されるという効果があ
る。

（２）システムの動作クロック信号を形成する基準とな
る信号を発生するため高い周波数で発振する発振子を含
む発振回路の他に、時計用クロックを発生するため低い
周波数で発振する発振子を含む発振回路を設け、システ
ムの動作停止時には上記高い周波数の発振子の発振を停
止させるようにしたので、高い周波数で発振する発振子
として安価なセラミック振動子を用いることができると
いう作用により、発振子の発振停止モードを有し間欠動
作可能にされたデータ処理システムを安価に構成するこ
とができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、ホールト状態で
停止中の発振回路を起動させる信号を遅延させてクロッ
クパルス・ジェネレータに供給する遅延回路は、前記実
施例の構成に限定されるものでなく、種々の変形例が考
えられる。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である４ビットシングルチ
ップマイコンに適用したものについて説明したが、それ
に限定されるものでなく、発振回路の停止モードを有し
間欠動作を行なうようにされたすべてのシステムに利用
できるものである。

【図面の簡単な説明】

第１図は、本発明に係るデータ処理装置の一実施例を示
すブロック図、 第２図は、その遅延回路による信号の形成方法の一例を
示す波形図である。 １……マイクロプロセッサ、２……RAM（ランダム・ア
クセス・メモリ）、３……第１発振回路、４……クロッ
ク形成回路（クロックパルス・ジェネレータ）、５……
第２発振回路、６……カウンタ、7a,7b……発振子（水
晶振動子，セラミック振動子）、８……ラッチ回路、９
……遅延回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】システムを制御するための制御信号を発生
   する制御部と、システムの動作に必要なデータを保持す
   るメモリとを備え、間欠動作可能にされたデータ処理装
   置であって、 システムの動作制御信号を形成する基準となるクロック
   信号を発生するための高い周波数で発振する発振子を含
   む第１の発振回路と、 上記第１の発振回路からのクロック信号に基づいて各種
   クロックパルスを形成し上記制御部に与える信号形成回
   路と、 上記第１の発振回路よりも低い周波数で発振して間欠動
   作用のクロック信号を出力する第２の発振回路と、 上記第２の発振回路から出力される間欠動作用のクロッ
   ク信号を入力して所定時間毎に起動用クロック信号を発
   生するタイマ回路と、 上記制御部からの所定の出力を受けて第１の発振回路を
   停止させ、且つ、第２の発振回路からの起動用クロック
   信号を受けて発振停止中の第１の発振回路を直ちに発振
   再開させる回路と、 上記起動用クロック信号にて発振再開される第１の発振
   回路よりも遅れて上記信号形成回路を動作させるための
   遅延信号を当該起動用クロック信号に基づいて形成する
   遅延回路と、を備えて成るものであることを特徴とする
   データ処理装置。
2. 【請求項２】上記第１の発振回路を構成する発振子はセ
   ラミック振動子であって、上記第２の発振回路を構成す
   る発振子は水晶振動子であることを特徴とする特許請求
   の範囲第１項記載のデータ処理装置。