JPH06138975A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06138975A JPH06138975A JP4311216A JP31121692A JPH06138975A JP H06138975 A JPH06138975 A JP H06138975A JP 4311216 A JP4311216 A JP 4311216A JP 31121692 A JP31121692 A JP 31121692A JP H06138975 A JPH06138975 A JP H06138975A
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- circuit
- central processing
- processing unit
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Abstract
(57)【要約】
【目的】 発振安定時間の異なる複数の発振回路を備え
るシングルチップマイクロコンピュータ等の立ち上がり
時間を短縮し、これを含むシステムの起動特性を改善す
るとともに、このようなシングルチップマイクロコンピ
ュータに含まれる中央処理装置の起動時における処理負
担を軽減する。 【構成】 シングルチップマイクロコンピュータ等に、
発振回路ＯＳＣ１及びＯＳＣ２の発振周波数が安定化し
たときその出力信号ＯＳＢ１又はＯＳＢ２を選択的に有
効とする発振監視回路ＭＯＮ１及びＭＯＮ２を設け、各
機能ブロックの動作禁止状態を、対応する発振監視回路
の出力信号が有効とされたものから順に解除する。ま
た、例えば比較的短い発振安定時間を要する発振回路Ｏ
ＳＣ１の発振周波数が安定化した時点で、中央処理装置
ＣＰＵによる起動処理を開始するとともに、比較的長い
発振安定時間を要する発振回路ＯＳＣ２の発振周波数が
安定化したことを、割込みによって中央処理装置ＣＰＵ
に知らせる。
るシングルチップマイクロコンピュータ等の立ち上がり
時間を短縮し、これを含むシステムの起動特性を改善す
るとともに、このようなシングルチップマイクロコンピ
ュータに含まれる中央処理装置の起動時における処理負
担を軽減する。 【構成】 シングルチップマイクロコンピュータ等に、
発振回路ＯＳＣ１及びＯＳＣ２の発振周波数が安定化し
たときその出力信号ＯＳＢ１又はＯＳＢ２を選択的に有
効とする発振監視回路ＭＯＮ１及びＭＯＮ２を設け、各
機能ブロックの動作禁止状態を、対応する発振監視回路
の出力信号が有効とされたものから順に解除する。ま
た、例えば比較的短い発振安定時間を要する発振回路Ｏ
ＳＣ１の発振周波数が安定化した時点で、中央処理装置
ＣＰＵによる起動処理を開始するとともに、比較的長い
発振安定時間を要する発振回路ＯＳＣ２の発振周波数が
安定化したことを、割込みによって中央処理装置ＣＰＵ
に知らせる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、その発振周波数が安定化するまでの時
間が異なる複数の発振回路を内蔵するシングルチップマ
イクロコンピュータ等に利用して特に有効な技術に関す
るものである。
もので、例えば、その発振周波数が安定化するまでの時
間が異なる複数の発振回路を内蔵するシングルチップマ
イクロコンピュータ等に利用して特に有効な技術に関す
るものである。
【０００２】
【従来の技術】システムクロック信号ＳＣＬを形成し中
央処理装置ＣＰＵに供給する発振回路ＯＳＣ１と、タイ
マクロック信号ＴＣＬを形成しタイマー回路ＴＩＭに供
給する発振回路ＯＳＣ２とを内蔵する図５のようなシン
グルチップマイクロコンピュータがある。このシングル
チップマイクロコンピュータにおいて、システムクロッ
ク信号ＳＣＬの周波数は、外付けされる水晶発振子Ｘ１
の固有振動数に従って例えば２０ＭＨｚ（メガヘルツ）
のような比較的高い周波数とされ、電源投入時又はシス
テムリセット時においてその周波数が安定化するまでに
要する発振安定時間は、例えば３０ミリ秒程度の比較的
短いものとされる。一方、タイマクロック信号ＴＣＬの
周波数は、外付けされる水晶発振子Ｘ２の固有振動数に
従って例えば３２．７６８ＫＨｚ（キロヘルツ）のよう
な比較的低い周波数とされ、その発振安定時間は、例え
ば３秒程度の比較的長いものとされる。
央処理装置ＣＰＵに供給する発振回路ＯＳＣ１と、タイ
マクロック信号ＴＣＬを形成しタイマー回路ＴＩＭに供
給する発振回路ＯＳＣ２とを内蔵する図５のようなシン
グルチップマイクロコンピュータがある。このシングル
チップマイクロコンピュータにおいて、システムクロッ
ク信号ＳＣＬの周波数は、外付けされる水晶発振子Ｘ１
の固有振動数に従って例えば２０ＭＨｚ（メガヘルツ）
のような比較的高い周波数とされ、電源投入時又はシス
テムリセット時においてその周波数が安定化するまでに
要する発振安定時間は、例えば３０ミリ秒程度の比較的
短いものとされる。一方、タイマクロック信号ＴＣＬの
周波数は、外付けされる水晶発振子Ｘ２の固有振動数に
従って例えば３２．７６８ＫＨｚ（キロヘルツ）のよう
な比較的低い周波数とされ、その発振安定時間は、例え
ば３秒程度の比較的長いものとされる。
【０００３】その発振周波数が安定化するまでの時間が
異なる複数の発振回路を内蔵するシングルチップマイク
ロコンピュータについて、例えば，平成３年９月、株式
会社日立製作所発行の『日立４ビットシングルチップマ
イクロコンピュータデータブック』第７５５頁等に記載
されている。
異なる複数の発振回路を内蔵するシングルチップマイク
ロコンピュータについて、例えば，平成３年９月、株式
会社日立製作所発行の『日立４ビットシングルチップマ
イクロコンピュータデータブック』第７５５頁等に記載
されている。
【０００４】
【発明が解決しようとする課題】上記に記載されるマイ
クロコンピュータにおいて、中央処理装置ＣＰＵは、発
振回路ＯＳＣ１により形成されるシステムクロック信号
ＳＣＬの周波数が安定化するまでの間は正常な動作を行
うことができず、タイマー回路ＴＩＭも、発振回路ＯＳ
Ｃ２により形成されるタイマクロック信号ＴＣＬの周波
数が安定化されるまでの間は正常な動作を行うことがで
きない。このため、従来のマイクロコンピュータでは、
その仕様書に各発振回路の発振周波数が安定化するまで
に要する時間が発振安定時間として明記され、この間中
央処理装置ＣＰＵ等の動作を強制的に停止させるための
反転リセット信号ＲＥＳＢ（ここで、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
については、その名称の末尾にＢを付して表す。以下同
様）が用意される。
クロコンピュータにおいて、中央処理装置ＣＰＵは、発
振回路ＯＳＣ１により形成されるシステムクロック信号
ＳＣＬの周波数が安定化するまでの間は正常な動作を行
うことができず、タイマー回路ＴＩＭも、発振回路ＯＳ
Ｃ２により形成されるタイマクロック信号ＴＣＬの周波
数が安定化されるまでの間は正常な動作を行うことがで
きない。このため、従来のマイクロコンピュータでは、
その仕様書に各発振回路の発振周波数が安定化するまで
に要する時間が発振安定時間として明記され、この間中
央処理装置ＣＰＵ等の動作を強制的に停止させるための
反転リセット信号ＲＥＳＢ（ここで、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
については、その名称の末尾にＢを付して表す。以下同
様）が用意される。
【０００５】ところが、マイクロコンピュータならびに
これを含むシステムの高性能化が進むにしたがって、上
記のような従来のマイクロコンピュータには次のような
問題点が生じることが本願発明者等によって明らかとな
った。すなわち、上記従来のマイクロコンピュータで
は、図６に例示されるように、反転リセット信号ＲＥＳ
Ｂによるリセット期間Ｔ３が、少なくとも発振回路ＯＳ
Ｃ２の比較的長い発振安定時間Ｔ２を包含すべく設定さ
れ、この間中央処理装置ＣＰＵ等は動作禁止状態に置か
れる。この結果、電源投入時又はシステムリセット時に
おけるマイクロコンピュータの立ち上がり時間が長くな
り、マイクロコンピュータを含むシステムの起動特性が
悪化する。一方、これに対処するため、発振回路ＯＳＣ
１の比較的短い発振安定時間Ｔ１を保証する時間だけ中
央処理装置ＣＰＵを動作禁止状態とし、発振回路ＯＳＣ
１の発振周波数が安定化した後は、中央処理装置ＣＰＵ
による起動処理だけを先行して開始する方法が採られ
る。しかし、この方法を採った場合、中央処理装置ＣＰ
Ｕは、起動処理の合間をぬって発振回路ＯＳＣ２の発振
安定時間Ｔ２を計時するためのソフトウエア処理を行わ
なくてはならず、これによって中央処理装置ＣＰＵの起
動時における処理負担が増大する。
これを含むシステムの高性能化が進むにしたがって、上
記のような従来のマイクロコンピュータには次のような
問題点が生じることが本願発明者等によって明らかとな
った。すなわち、上記従来のマイクロコンピュータで
は、図６に例示されるように、反転リセット信号ＲＥＳ
Ｂによるリセット期間Ｔ３が、少なくとも発振回路ＯＳ
Ｃ２の比較的長い発振安定時間Ｔ２を包含すべく設定さ
れ、この間中央処理装置ＣＰＵ等は動作禁止状態に置か
れる。この結果、電源投入時又はシステムリセット時に
おけるマイクロコンピュータの立ち上がり時間が長くな
り、マイクロコンピュータを含むシステムの起動特性が
悪化する。一方、これに対処するため、発振回路ＯＳＣ
１の比較的短い発振安定時間Ｔ１を保証する時間だけ中
央処理装置ＣＰＵを動作禁止状態とし、発振回路ＯＳＣ
１の発振周波数が安定化した後は、中央処理装置ＣＰＵ
による起動処理だけを先行して開始する方法が採られ
る。しかし、この方法を採った場合、中央処理装置ＣＰ
Ｕは、起動処理の合間をぬって発振回路ＯＳＣ２の発振
安定時間Ｔ２を計時するためのソフトウエア処理を行わ
なくてはならず、これによって中央処理装置ＣＰＵの起
動時における処理負担が増大する。
【０００６】この発明の目的は、発振安定時間が異なる
複数の発振回路を内蔵するシングルチップマイクロコン
ピュータ等の立ち上がり時間を短縮し、シングルチップ
マイクロコンピュータ等を含むシステムの起動特性を改
善することにある。この発明の他の目的は、複数の発振
回路を内蔵するシングルチップマイクロコンピュータ等
の中央処理装置の起動時における処理負担を軽減するこ
とにある。
複数の発振回路を内蔵するシングルチップマイクロコン
ピュータ等の立ち上がり時間を短縮し、シングルチップ
マイクロコンピュータ等を含むシステムの起動特性を改
善することにある。この発明の他の目的は、複数の発振
回路を内蔵するシングルチップマイクロコンピュータ等
の中央処理装置の起動時における処理負担を軽減するこ
とにある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、発振安定時間が異なる複数の
発振回路を内蔵するシングルチップマイクロコンピュー
タ等に、対応する発振回路の発振周波数が安定化したと
きその出力信号を選択的に有効とする複数の発振監視回
路を設け、各機能ブロックの動作禁止状態を、対応する
発振監視回路の出力信号が有効されたものから順に解除
する。また、例えば比較的短い発振安定時間を要するシ
ステムクロック信号の周波数が安定化した時点で、中央
処理装置による起動処理を開始するとともに、比較的長
い発振安定時間を要するタイマクロック信号等の周波数
が安定化したことを、割込みによって中央処理装置に知
らせる。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、発振安定時間が異なる複数の
発振回路を内蔵するシングルチップマイクロコンピュー
タ等に、対応する発振回路の発振周波数が安定化したと
きその出力信号を選択的に有効とする複数の発振監視回
路を設け、各機能ブロックの動作禁止状態を、対応する
発振監視回路の出力信号が有効されたものから順に解除
する。また、例えば比較的短い発振安定時間を要するシ
ステムクロック信号の周波数が安定化した時点で、中央
処理装置による起動処理を開始するとともに、比較的長
い発振安定時間を要するタイマクロック信号等の周波数
が安定化したことを、割込みによって中央処理装置に知
らせる。
【０００９】
【作用】上記手段によれば、各発振回路の発振周波数が
安定化したことを対応する発振監視回路により個別にし
かもハードウエア的に識別できるととも、例えばシステ
ムクロック信号が安定化した時点で、中央処理装置によ
る起動処理を早期に開始させ、しかも起動処理中の中央
処理装置をタイマクロック信号等の安定状態監視から解
放することができる。この結果、複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等の立ち上が
り時間を短縮し、シングルチップマイクロコンピュータ
等を含むシステムの起動特性を改善できるとともに、起
動時における中央処理装置の処理負担を軽減することが
できる。
安定化したことを対応する発振監視回路により個別にし
かもハードウエア的に識別できるととも、例えばシステ
ムクロック信号が安定化した時点で、中央処理装置によ
る起動処理を早期に開始させ、しかも起動処理中の中央
処理装置をタイマクロック信号等の安定状態監視から解
放することができる。この結果、複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等の立ち上が
り時間を短縮し、シングルチップマイクロコンピュータ
等を含むシステムの起動特性を改善できるとともに、起
動時における中央処理装置の処理負担を軽減することが
できる。
【００１０】
【実施例】図１には、この発明が適用されたシングルチ
ップマイクロコンピュータの第１の実施例のブロック図
が示されている。また、図２には、図１のシングルチッ
プマイクロコンピュータの起動時における動作タイムチ
ャートが示されている。これらの図をもとに、この実施
例のシングルチップマイクロコンピュータの構成及び動
作の概要とその特徴について説明する。なお、図１の各
ブロックを構成する回路素子は、水晶発振子Ｘ１及びＸ
２を除き、公知の半導体集積回路の製造技術により単結
晶シリコンのような１個の半導体基板上に形成される。
ップマイクロコンピュータの第１の実施例のブロック図
が示されている。また、図２には、図１のシングルチッ
プマイクロコンピュータの起動時における動作タイムチ
ャートが示されている。これらの図をもとに、この実施
例のシングルチップマイクロコンピュータの構成及び動
作の概要とその特徴について説明する。なお、図１の各
ブロックを構成する回路素子は、水晶発振子Ｘ１及びＸ
２を除き、公知の半導体集積回路の製造技術により単結
晶シリコンのような１個の半導体基板上に形成される。
【００１１】図１において、この実施例のシングルチッ
プマイクロコンピュータは、特に制限されないが、スト
アドプログラム方式の中央処理装置ＣＰＵをその基本構
成要素とする。また、２個の発振回路ＯＳＣ１（第１の
発振回路）及びＯＳＣ２（第２の発振回路）を備え、こ
れらの発振回路に対応して設けられる２個の発振監視回
路ＭＯＮ１（第１の発振監視回路）及びＭＯＮ２（第２
の発振監視回路）を備える。シングルチップマイクロコ
ンピュータは、さらに、システムバスＢＵＳを介して中
央処理装置ＣＰＵに結合されるリードオンリーメモリＲ
ＯＭ，ランダムアクセスメモリＲＡＭ，タイマー回路Ｔ
ＩＭならびにシリアルコミュニケーションインタフェー
スＳＣＩを備える。
プマイクロコンピュータは、特に制限されないが、スト
アドプログラム方式の中央処理装置ＣＰＵをその基本構
成要素とする。また、２個の発振回路ＯＳＣ１（第１の
発振回路）及びＯＳＣ２（第２の発振回路）を備え、こ
れらの発振回路に対応して設けられる２個の発振監視回
路ＭＯＮ１（第１の発振監視回路）及びＭＯＮ２（第２
の発振監視回路）を備える。シングルチップマイクロコ
ンピュータは、さらに、システムバスＢＵＳを介して中
央処理装置ＣＰＵに結合されるリードオンリーメモリＲ
ＯＭ，ランダムアクセスメモリＲＡＭ，タイマー回路Ｔ
ＩＭならびにシリアルコミュニケーションインタフェー
スＳＣＩを備える。
【００１２】ここで、中央処理装置ＣＰＵは、発振回路
ＯＳＣ１から供給されるシステムクロック信号ＳＣＬ
（第１のクロック信号）に従って同期動作し、リードオ
ンリーメモリＲＯＭに格納されるプログラムに従って所
定の演算処理を実行するとともに、マイクロコンピュー
タの各部を制御・統轄する。リードオンリーメモリＲＯ
Ｍは、所定の記憶容量を有するマスクＲＯＭ等からな
り、中央処理装置ＣＰＵの制御に必要なプログラムや固
定データ等を格納する。また、ランダムアクセスメモリ
ＲＡＭは、所定の記憶容量を有するスタティック型ＲＡ
Ｍ等からなり、中央処理装置ＣＰＵによる演算結果や制
御データ等を一時的に格納する。
ＯＳＣ１から供給されるシステムクロック信号ＳＣＬ
（第１のクロック信号）に従って同期動作し、リードオ
ンリーメモリＲＯＭに格納されるプログラムに従って所
定の演算処理を実行するとともに、マイクロコンピュー
タの各部を制御・統轄する。リードオンリーメモリＲＯ
Ｍは、所定の記憶容量を有するマスクＲＯＭ等からな
り、中央処理装置ＣＰＵの制御に必要なプログラムや固
定データ等を格納する。また、ランダムアクセスメモリ
ＲＡＭは、所定の記憶容量を有するスタティック型ＲＡ
Ｍ等からなり、中央処理装置ＣＰＵによる演算結果や制
御データ等を一時的に格納する。
【００１３】一方、タイマー回路ＴＩＭは、発振回路Ｏ
ＳＣ２から供給されるタイマクロック信号ＴＣＬ（第２
のクロック信号）をもとに時間計時を行い、中央処理装
置ＣＰＵの時間管理やカレンダー機能を実現する。ま
た、シリアルコミュニケーションインタフェースＳＣＩ
は、例えばマイクロコンピュータの外部に結合されるシ
リアル入出力装置等と中央処理装置ＣＰＵ又はランダム
アクセスメモリＲＡＭとの間のデータ授受を制御・管理
する。
ＳＣ２から供給されるタイマクロック信号ＴＣＬ（第２
のクロック信号）をもとに時間計時を行い、中央処理装
置ＣＰＵの時間管理やカレンダー機能を実現する。ま
た、シリアルコミュニケーションインタフェースＳＣＩ
は、例えばマイクロコンピュータの外部に結合されるシ
リアル入出力装置等と中央処理装置ＣＰＵ又はランダム
アクセスメモリＲＡＭとの間のデータ授受を制御・管理
する。
【００１４】次に、発振回路ＯＳＣ１は、対応する一対
の外部端子を介して水晶発振子Ｘ１に結合され、所定の
周波数のシステムクロック信号ＳＣＬを形成して中央処
理装置ＣＰＵに供給する。この実施例において、水晶発
振子Ｘ１は、例えば２０ＭＨｚの固有振動数を有し、発
振回路ＯＳＣ１は、この水晶発振子Ｘ１の固有振動数に
相当する比較的高い周波数のシステムクロック信号ＳＣ
Ｌを形成する。また、シングルチップマイクロコンピュ
ータの電源投入時又はシステムリセット時において、発
振回路ＯＳＣ１の発振周波数が安定化するまでの発振安
定時間は、約３０ｍＳ程度の比較的短いものとされる。
の外部端子を介して水晶発振子Ｘ１に結合され、所定の
周波数のシステムクロック信号ＳＣＬを形成して中央処
理装置ＣＰＵに供給する。この実施例において、水晶発
振子Ｘ１は、例えば２０ＭＨｚの固有振動数を有し、発
振回路ＯＳＣ１は、この水晶発振子Ｘ１の固有振動数に
相当する比較的高い周波数のシステムクロック信号ＳＣ
Ｌを形成する。また、シングルチップマイクロコンピュ
ータの電源投入時又はシステムリセット時において、発
振回路ＯＳＣ１の発振周波数が安定化するまでの発振安
定時間は、約３０ｍＳ程度の比較的短いものとされる。
【００１５】一方、発振回路ＯＳＣ２は、対応する他の
一対の外部端子を介して水晶発振子Ｘ２に結合され、所
定の周波数のタイマクロック信号ＴＣＬを形成してタイ
マー回路ＴＩＭに供給する。この実施例において、水晶
発振子Ｘ２は、例えば３２．７６８ＫＨｚの固有振動数
を有し、発振回路ＯＳＣ２は、水晶発振子Ｘ２の固有振
動数に相当する比較的低い周波数のタイマクロック信号
ＴＣＬを形成する。また、シングルチップマイクロコン
ピュータの電源投入時又はシステムリセット時におい
て、発振回路ＯＳＣ２の発振周波数が安定化するまでの
発振安定時間は、約３秒程度の比較的長いものとされ
る。
一対の外部端子を介して水晶発振子Ｘ２に結合され、所
定の周波数のタイマクロック信号ＴＣＬを形成してタイ
マー回路ＴＩＭに供給する。この実施例において、水晶
発振子Ｘ２は、例えば３２．７６８ＫＨｚの固有振動数
を有し、発振回路ＯＳＣ２は、水晶発振子Ｘ２の固有振
動数に相当する比較的低い周波数のタイマクロック信号
ＴＣＬを形成する。また、シングルチップマイクロコン
ピュータの電源投入時又はシステムリセット時におい
て、発振回路ＯＳＣ２の発振周波数が安定化するまでの
発振安定時間は、約３秒程度の比較的長いものとされ
る。
【００１６】発振監視回路ＭＯＮ１は、所定ビットのバ
イナリカウンタを含み、発振回路ＯＳＣ１の出力信号つ
まりはシステムクロック信号ＳＣＬを計数することによ
ってシステムクロック信号ＳＣＬの周波数が安定化する
までの発振安定時間Ｔ１を判定する。そして、発振安定
時間Ｔ１が経過すると、バイナリカウンタのオーバーフ
ロー信号を受けてその出力信号ＯＳＢ１を選択的にハイ
レベルとする。発振監視回路ＭＯＮ１の出力信号ＯＳＢ
１は、対応する機能ブロックつまり中央処理装置ＣＰＵ
に供給され、システムクロック信号ＳＣＬの周波数が安
定化するまでの間その動作を停止するためのリセット信
号として供される。中央処理装置ＣＰＵは、図２に示さ
れるように、発振監視回路ＭＯＮ１の出力信号ＯＳＢ１
がロウレベルとされる間、動作禁止状態とされるが、こ
の出力信号ＯＳＢ１がハイレベルとされることでリセッ
ト状態を解除され、起動処理を開始する。なお、中央処
理装置ＣＰＵは、システムバスＢＵＳを介して発振監視
回路ＭＯＮ１の制御レジスタをアクセスする経路を有
し、そのステータス制御等を行う。
イナリカウンタを含み、発振回路ＯＳＣ１の出力信号つ
まりはシステムクロック信号ＳＣＬを計数することによ
ってシステムクロック信号ＳＣＬの周波数が安定化する
までの発振安定時間Ｔ１を判定する。そして、発振安定
時間Ｔ１が経過すると、バイナリカウンタのオーバーフ
ロー信号を受けてその出力信号ＯＳＢ１を選択的にハイ
レベルとする。発振監視回路ＭＯＮ１の出力信号ＯＳＢ
１は、対応する機能ブロックつまり中央処理装置ＣＰＵ
に供給され、システムクロック信号ＳＣＬの周波数が安
定化するまでの間その動作を停止するためのリセット信
号として供される。中央処理装置ＣＰＵは、図２に示さ
れるように、発振監視回路ＭＯＮ１の出力信号ＯＳＢ１
がロウレベルとされる間、動作禁止状態とされるが、こ
の出力信号ＯＳＢ１がハイレベルとされることでリセッ
ト状態を解除され、起動処理を開始する。なお、中央処
理装置ＣＰＵは、システムバスＢＵＳを介して発振監視
回路ＭＯＮ１の制御レジスタをアクセスする経路を有
し、そのステータス制御等を行う。
【００１７】一方、発振監視回路ＭＯＮ２は、他の所定
ビットのバイナリカウンタを含み、発振回路ＯＳＣ２の
出力信号つまりはタイマクロック信号ＴＣＬを計数する
ことによってタイマクロック信号ＴＣＬの周波数が安定
化するまでの発振安定時間Ｔ２を判定する。そして、発
振安定時間２が経過すると、バイナリカウンタのオーバ
ーフロー信号を受けてその出力信号ＯＳＢ２をハイレベ
ルとする。発振監視回路ＭＯＮ２の出力信号ＯＳＢ２
は、中央処理装置ＣＰＵに供給され、対応する機能ブロ
ックつまりはタイマー回路ＴＩＭの動作禁止状態を解除
するための割込み要求信号として供される。中央処理装
置ＣＰＵは、図２に示されるように、発振監視回路ＭＯ
Ｎ２の出力信号ＯＳＢ２がロウレベルとされる間、シス
テム立ち上がりのための起動処理を行うが、この出力信
号ＯＳＢ２のハイレベルを受けてタイマー回路ＴＩＭの
動作禁止状態を解除し、通常処理を開始する。なお、中
央処理装置ＣＰＵは、システムバスＢＵＳを介して発振
監視回路ＭＯＮ２の制御レジスタをアクセスする経路を
有し、そのステータス制御等を行う。
ビットのバイナリカウンタを含み、発振回路ＯＳＣ２の
出力信号つまりはタイマクロック信号ＴＣＬを計数する
ことによってタイマクロック信号ＴＣＬの周波数が安定
化するまでの発振安定時間Ｔ２を判定する。そして、発
振安定時間２が経過すると、バイナリカウンタのオーバ
ーフロー信号を受けてその出力信号ＯＳＢ２をハイレベ
ルとする。発振監視回路ＭＯＮ２の出力信号ＯＳＢ２
は、中央処理装置ＣＰＵに供給され、対応する機能ブロ
ックつまりはタイマー回路ＴＩＭの動作禁止状態を解除
するための割込み要求信号として供される。中央処理装
置ＣＰＵは、図２に示されるように、発振監視回路ＭＯ
Ｎ２の出力信号ＯＳＢ２がロウレベルとされる間、シス
テム立ち上がりのための起動処理を行うが、この出力信
号ＯＳＢ２のハイレベルを受けてタイマー回路ＴＩＭの
動作禁止状態を解除し、通常処理を開始する。なお、中
央処理装置ＣＰＵは、システムバスＢＵＳを介して発振
監視回路ＭＯＮ２の制御レジスタをアクセスする経路を
有し、そのステータス制御等を行う。
【００１８】以上のように、この実施例のシングルチッ
プマイクロコンピュータは、その発振安定時間が異なる
２個の発振回路ＯＳＣ１及びＯＳＣ２を備え、これらの
発振回路に対応して設けられる２個の発振監視回路ＭＯ
Ｎ１及びＭＯＮ２を備える。このうち、発振監視回路Ｍ
ＯＮ１の出力信号ＯＳＢ１は、リセット信号として対応
する機能ブロックすなわち中央処理装置ＣＰＵに供給さ
れ、発振回路ＯＳＣ１の発振安定時間Ｔ１が経過した時
点で、中央処理装置ＣＰＵの動作禁止状態を解くために
供される。また、発振監視回路ＭＯＮ２の出力信号ＯＳ
Ｂ２は、割込み要求信号として中央処理装置ＣＰＵに供
給され、発振回路ＯＳＣ２の発振安定時間Ｔ２が経過し
た時点で、対応する機能ブロックすなわちタイマクロッ
ク信号ＴＣＬの動作禁止状態を解くために供される。こ
れにより、この実施例のシングルチップマイクロコンピ
ュータでは、発振回路ＯＳＣ１の比較的短い発振安定時
間Ｔ１が経過した時点で早期に中央処理装置ＣＰＵの動
作禁止状態が解かれるとともに、発振回路ＯＳＣ２の比
較的長い発振安定時間Ｔ２が経過するまでの間、言い換
えるならば発振監視回路ＭＯＮ２から割込み要求信号が
あるまでの間、中央処理装置ＣＰＵは起動処理に専念す
ることができる。この結果、シングルチップマイクロコ
ンピュータの立ち上がり時間を短縮し、シングルチップ
マイクロコンピュータ等を含むシステムの起動特性を改
善できるとともに、起動時における中央処理装置の処理
負担を軽減することができるものとなる。
プマイクロコンピュータは、その発振安定時間が異なる
２個の発振回路ＯＳＣ１及びＯＳＣ２を備え、これらの
発振回路に対応して設けられる２個の発振監視回路ＭＯ
Ｎ１及びＭＯＮ２を備える。このうち、発振監視回路Ｍ
ＯＮ１の出力信号ＯＳＢ１は、リセット信号として対応
する機能ブロックすなわち中央処理装置ＣＰＵに供給さ
れ、発振回路ＯＳＣ１の発振安定時間Ｔ１が経過した時
点で、中央処理装置ＣＰＵの動作禁止状態を解くために
供される。また、発振監視回路ＭＯＮ２の出力信号ＯＳ
Ｂ２は、割込み要求信号として中央処理装置ＣＰＵに供
給され、発振回路ＯＳＣ２の発振安定時間Ｔ２が経過し
た時点で、対応する機能ブロックすなわちタイマクロッ
ク信号ＴＣＬの動作禁止状態を解くために供される。こ
れにより、この実施例のシングルチップマイクロコンピ
ュータでは、発振回路ＯＳＣ１の比較的短い発振安定時
間Ｔ１が経過した時点で早期に中央処理装置ＣＰＵの動
作禁止状態が解かれるとともに、発振回路ＯＳＣ２の比
較的長い発振安定時間Ｔ２が経過するまでの間、言い換
えるならば発振監視回路ＭＯＮ２から割込み要求信号が
あるまでの間、中央処理装置ＣＰＵは起動処理に専念す
ることができる。この結果、シングルチップマイクロコ
ンピュータの立ち上がり時間を短縮し、シングルチップ
マイクロコンピュータ等を含むシステムの起動特性を改
善できるとともに、起動時における中央処理装置の処理
負担を軽減することができるものとなる。
【００１９】図３には、この発明が適用されたシングル
チップマイクロコンピュータの第２の実施例のブロック
図が示され、図４には、その起動時における動作タイム
チャートが示されている。なお、この実施例のシングル
チップマイクロコンピュータは、前記図１及び図２の実
施例を基本的に踏襲するものであり、図３の中央処理装
置ＣＰＵ，水晶発振子Ｘ１及びＸ２，発振回路ＯＳＣ１
及びＯＳＣ２，発振監視回路ＭＯＮ１及びＭＯＮ２，リ
ードオンリーメモリＲＯＭ，ランダムアクセスメモリＲ
ＡＭ，タイマー回路ＴＩＭ及びシリアルコミュニケーシ
ョンインタフェースＳＣＩは、図１の中央処理装置ＣＰ
Ｕ，発振回路ＯＳＣ１及びＯＳＣ２，発振監視回路ＭＯ
Ｎ１及びＭＯＮ２，リードオンリーメモリＲＯＭ，ラン
ダムアクセスメモリＲＡＭ，タイマー回路ＴＩＭ及びシ
リアルコミュニケーションインタフェースＳＣＩにそれ
ぞれそのまま対応する。以下、図１及び図２の実施例と
異なる部分についてのみ、説明を追加する。
チップマイクロコンピュータの第２の実施例のブロック
図が示され、図４には、その起動時における動作タイム
チャートが示されている。なお、この実施例のシングル
チップマイクロコンピュータは、前記図１及び図２の実
施例を基本的に踏襲するものであり、図３の中央処理装
置ＣＰＵ，水晶発振子Ｘ１及びＸ２，発振回路ＯＳＣ１
及びＯＳＣ２，発振監視回路ＭＯＮ１及びＭＯＮ２，リ
ードオンリーメモリＲＯＭ，ランダムアクセスメモリＲ
ＡＭ，タイマー回路ＴＩＭ及びシリアルコミュニケーシ
ョンインタフェースＳＣＩは、図１の中央処理装置ＣＰ
Ｕ，発振回路ＯＳＣ１及びＯＳＣ２，発振監視回路ＭＯ
Ｎ１及びＭＯＮ２，リードオンリーメモリＲＯＭ，ラン
ダムアクセスメモリＲＡＭ，タイマー回路ＴＩＭ及びシ
リアルコミュニケーションインタフェースＳＣＩにそれ
ぞれそのまま対応する。以下、図１及び図２の実施例と
異なる部分についてのみ、説明を追加する。
【００２０】図３において、この実施例のシングルチッ
プマイクロコンピュータは、システムバスＢＵＳとタイ
マー回路ＴＩＭとの間に設けられるタイマーインタフェ
ース制御回路ＴＩ（インタフェース制御回路）を備え
る。このタイマーインタフェース制御回路ＴＩには、発
振監視回路ＭＯＮ２からその出力信号ＯＳＢ２が供給さ
れる。なお、発振回路ＯＳＣ１の出力信号すなわちシス
テムクロック信号ＳＣＬは、前記図１の実施例と同様
に、中央処理装置ＣＰＵに供給され、発振監視回路ＭＯ
Ｎ１の出力信号ＯＳＢ１は、リセット信号として中央処
理装置ＣＰＵに供給される。また、発振回路ＯＳＣ２の
出力信号すなわちタイマクロック信号ＴＣＬは、タイマ
ー回路ＴＩＭに供給される。
プマイクロコンピュータは、システムバスＢＵＳとタイ
マー回路ＴＩＭとの間に設けられるタイマーインタフェ
ース制御回路ＴＩ（インタフェース制御回路）を備え
る。このタイマーインタフェース制御回路ＴＩには、発
振監視回路ＭＯＮ２からその出力信号ＯＳＢ２が供給さ
れる。なお、発振回路ＯＳＣ１の出力信号すなわちシス
テムクロック信号ＳＣＬは、前記図１の実施例と同様
に、中央処理装置ＣＰＵに供給され、発振監視回路ＭＯ
Ｎ１の出力信号ＯＳＢ１は、リセット信号として中央処
理装置ＣＰＵに供給される。また、発振回路ＯＳＣ２の
出力信号すなわちタイマクロック信号ＴＣＬは、タイマ
ー回路ＴＩＭに供給される。
【００２１】この実施例において、タイマーインタフェ
ース制御回路ＴＩは、発振監視回路ＭＯＮ２の出力信号
ＯＳＢ２のハイレベルを受けて、中央処理装置ＣＰＵか
らシステムバスＢＵＳを介して行われるタイマー回路Ｔ
ＩＭへのアクセスを選択的に許可する。すなわち、タイ
マーインタフェース制御回路ＴＩは、図４に示されるよ
うに、電源投入又はシステムリセットから発振回路ＯＳ
Ｃ２の発振安定時間Ｔ２が経過するまでの間つまり発振
監視回路ＭＯＮ２の出力信号ＯＳＢ２がロウレベルとさ
れる間は、中央処理装置ＣＰＵによるタイマー回路ＴＩ
Ｍのアクセスを受理せず、中央処理装置ＣＰＵに対して
アクセス不可信号ＮＧを返送する。そして、発振回路Ｏ
ＳＣ２の発振安定時間Ｔ２が経過し発振監視回路ＭＯＮ
２の出力信号ＯＳＢ２がハイレベルとされると、中央処
理装置ＣＰＵによるタイマー回路ＴＩＭのアクセスを許
可し、中央処理装置ＣＰＵに対してアクセス受理信号Ｏ
Ｋを返送する。これにより、中央処理装置ＣＰＵは、タ
イマー回路ＴＩＭがアクセス可能となったことを識別
し、通常処理を開始する。この結果、起動時における中
央処理装置ＣＰＵの処理負担が若干は残るものの、前記
図１及び図２の実施例と同様な効果を得ることができる
ものとなる。
ース制御回路ＴＩは、発振監視回路ＭＯＮ２の出力信号
ＯＳＢ２のハイレベルを受けて、中央処理装置ＣＰＵか
らシステムバスＢＵＳを介して行われるタイマー回路Ｔ
ＩＭへのアクセスを選択的に許可する。すなわち、タイ
マーインタフェース制御回路ＴＩは、図４に示されるよ
うに、電源投入又はシステムリセットから発振回路ＯＳ
Ｃ２の発振安定時間Ｔ２が経過するまでの間つまり発振
監視回路ＭＯＮ２の出力信号ＯＳＢ２がロウレベルとさ
れる間は、中央処理装置ＣＰＵによるタイマー回路ＴＩ
Ｍのアクセスを受理せず、中央処理装置ＣＰＵに対して
アクセス不可信号ＮＧを返送する。そして、発振回路Ｏ
ＳＣ２の発振安定時間Ｔ２が経過し発振監視回路ＭＯＮ
２の出力信号ＯＳＢ２がハイレベルとされると、中央処
理装置ＣＰＵによるタイマー回路ＴＩＭのアクセスを許
可し、中央処理装置ＣＰＵに対してアクセス受理信号Ｏ
Ｋを返送する。これにより、中央処理装置ＣＰＵは、タ
イマー回路ＴＩＭがアクセス可能となったことを識別
し、通常処理を開始する。この結果、起動時における中
央処理装置ＣＰＵの処理負担が若干は残るものの、前記
図１及び図２の実施例と同様な効果を得ることができる
ものとなる。
【００２２】以上の二つの実施例に示されるように、こ
の発明を発振安定時間の異なる複数の発振回路を内蔵す
るシングルチップマイクロコンピュータ等の半導体装置
に適用することで、次のような作用効果が得られる。す
なわち、 （１）その発振安定時間が異なる複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等に、対応す
る発振回路の発振周波数が安定化したときその出力信号
を選択的に有効とする複数の発振監視回路を設け、各機
能ブロックの動作禁止状態を、対応する発振監視回路の
出力信号が有効されたものから順に解除することで、各
発振回路の発振周波数が安定化したことを対応する発振
監視回路により個別にしかもハードウエア的に識別でき
るという効果が得られる。
の発明を発振安定時間の異なる複数の発振回路を内蔵す
るシングルチップマイクロコンピュータ等の半導体装置
に適用することで、次のような作用効果が得られる。す
なわち、 （１）その発振安定時間が異なる複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等に、対応す
る発振回路の発振周波数が安定化したときその出力信号
を選択的に有効とする複数の発振監視回路を設け、各機
能ブロックの動作禁止状態を、対応する発振監視回路の
出力信号が有効されたものから順に解除することで、各
発振回路の発振周波数が安定化したことを対応する発振
監視回路により個別にしかもハードウエア的に識別でき
るという効果が得られる。
【００２３】（２）上記（１）項において、例えば比較
的短い発振安定時間を要するシステムクロック信号の周
波数が安定化した時点で、中央処理装置による起動処理
を開始するとともに、比較的長い発振安定時間を要する
タイマクロック信号等の周波数が安定化したことを、割
込みによって中央処理装置に知らせることで、例えばシ
ステムクロック信号が安定化した時点で、中央処理装置
による起動処理を早期に開始させ、しかも起動処理中の
中央処理装置をタイマクロック信号等の安定状態監視か
ら解放することができるという効果が得られる。 （３）上記（１）項及び（２）項により、複数の発振回
路を内蔵するシングルチップマイクロコンピュータ等の
立ち上がり時間を短縮し、シングルチップマイクロコン
ピュータ等を含むシステムの起動特性を改善できるとと
もに、起動時における中央処理装置の処理負担を軽減で
きるという効果が得られる。
的短い発振安定時間を要するシステムクロック信号の周
波数が安定化した時点で、中央処理装置による起動処理
を開始するとともに、比較的長い発振安定時間を要する
タイマクロック信号等の周波数が安定化したことを、割
込みによって中央処理装置に知らせることで、例えばシ
ステムクロック信号が安定化した時点で、中央処理装置
による起動処理を早期に開始させ、しかも起動処理中の
中央処理装置をタイマクロック信号等の安定状態監視か
ら解放することができるという効果が得られる。 （３）上記（１）項及び（２）項により、複数の発振回
路を内蔵するシングルチップマイクロコンピュータ等の
立ち上がり時間を短縮し、シングルチップマイクロコン
ピュータ等を含むシステムの起動特性を改善できるとと
もに、起動時における中央処理装置の処理負担を軽減で
きるという効果が得られる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、シングルチップマイクロコンピュータは、ランダム
アクセスメモリＲＡＭ及びシリアルコミュニケーション
インタフェースＳＣＩ等を含むことを必須条件としない
し、そのブロック構成は、種々の実施形態を採りうる。
また、発振回路ＯＳＣ１及びＯＳＣ２に外付けされる水
晶発振子Ｘ１及びＸ２は、例えばセラミック発振子等に
置き換えることができるし、その固有振動数つまりシス
テムクロック信号ＳＣＬ及びタイマクロック信号ＴＣＬ
の周波数は、任意に選定できる。シングルチップマイク
ロコンピュータは、３個以上の発振回路を内蔵すること
ができる。また、その発振安定時間が比較的長い発振回
路ＯＳＣ２の出力信号を受ける機能ブロックが、タイマ
ー回路ＴＩＭである必要はないし、中央処理装置ＣＰＵ
以外の機能ブロックにもシステムクロック信号ＳＣＬを
供給することができる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、シングルチップマイクロコンピュータは、ランダム
アクセスメモリＲＡＭ及びシリアルコミュニケーション
インタフェースＳＣＩ等を含むことを必須条件としない
し、そのブロック構成は、種々の実施形態を採りうる。
また、発振回路ＯＳＣ１及びＯＳＣ２に外付けされる水
晶発振子Ｘ１及びＸ２は、例えばセラミック発振子等に
置き換えることができるし、その固有振動数つまりシス
テムクロック信号ＳＣＬ及びタイマクロック信号ＴＣＬ
の周波数は、任意に選定できる。シングルチップマイク
ロコンピュータは、３個以上の発振回路を内蔵すること
ができる。また、その発振安定時間が比較的長い発振回
路ＯＳＣ２の出力信号を受ける機能ブロックが、タイマ
ー回路ＴＩＭである必要はないし、中央処理装置ＣＰＵ
以外の機能ブロックにもシステムクロック信号ＳＣＬを
供給することができる。
【００２５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、同様な複数の発振回路を内蔵するマイクロプロセッ
サ等にも適用できる。この発明は、少なくともその発振
周波数が安定化するまでの時間が異なる複数の発振回路
を備える半導体装置ならびにこのような半導体装置を含
むシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、同様な複数の発振回路を内蔵するマイクロプロセッ
サ等にも適用できる。この発明は、少なくともその発振
周波数が安定化するまでの時間が異なる複数の発振回路
を備える半導体装置ならびにこのような半導体装置を含
むシステムに広く適用できる。
【００２６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、その発振安定時間が異なる
複数の発振回路を内蔵するシングルチップマイクロコン
ピュータ等に、対応する発振回路の発振周波数が安定化
したときその出力信号を選択的に有効とする複数の発振
監視回路を設け、各機能ブロックの動作禁止状態を、対
応する発振監視回路の出力信号が有効されたものから順
に解除する。また、例えば比較的短い発振安定時間を要
するシステムクロック信号の周波数が安定化した時点
で、中央処理装置による起動処理を開始するとともに、
比較的長い発振安定時間を要するタイマクロック信号等
の周波数が安定化したことを、割込みによって中央処理
装置に知らせる。これにより、各発振回路の発振周波数
が安定化したことを対応する発振監視回路により個別に
しかもハードウエア的に識別できるととも、例えばシス
テムクロック信号が安定化した時点で、中央処理装置に
よる起動処理を早期に開始させしかも起動処理中の中央
処理装置をタイマクロック信号等の安定状態監視から解
放することができる。この結果、複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等の立ち上が
り時間を短縮し、シングルチップマイクロコンピュータ
等を含むシステムの起動特性を改善できるとともに、起
動時における中央処理装置の処理負担を軽減することが
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、その発振安定時間が異なる
複数の発振回路を内蔵するシングルチップマイクロコン
ピュータ等に、対応する発振回路の発振周波数が安定化
したときその出力信号を選択的に有効とする複数の発振
監視回路を設け、各機能ブロックの動作禁止状態を、対
応する発振監視回路の出力信号が有効されたものから順
に解除する。また、例えば比較的短い発振安定時間を要
するシステムクロック信号の周波数が安定化した時点
で、中央処理装置による起動処理を開始するとともに、
比較的長い発振安定時間を要するタイマクロック信号等
の周波数が安定化したことを、割込みによって中央処理
装置に知らせる。これにより、各発振回路の発振周波数
が安定化したことを対応する発振監視回路により個別に
しかもハードウエア的に識別できるととも、例えばシス
テムクロック信号が安定化した時点で、中央処理装置に
よる起動処理を早期に開始させしかも起動処理中の中央
処理装置をタイマクロック信号等の安定状態監視から解
放することができる。この結果、複数の発振回路を内蔵
するシングルチップマイクロコンピュータ等の立ち上が
り時間を短縮し、シングルチップマイクロコンピュータ
等を含むシステムの起動特性を改善できるとともに、起
動時における中央処理装置の処理負担を軽減することが
できる。
【図１】この発明が適用されたシングルチップマイクロ
コンピュータの第１の実施例を示すブロック図である。
コンピュータの第１の実施例を示すブロック図である。
【図２】図１のシングルチップマイクロコンピュータの
起動時における動作タイムチャートである。
起動時における動作タイムチャートである。
【図３】この発明が適用されたシングルチップマイクロ
コンピュータの第２の実施例を示すブロック図である。
コンピュータの第２の実施例を示すブロック図である。
【図４】図３のシングルチップマイクロコンピュータの
起動時における動作タイムチャートである。
起動時における動作タイムチャートである。
【図５】従来のシングルチップマイクロコンピュータの
一例を示すブロック図である。
一例を示すブロック図である。
【図６】図５のシングルチップマイクロコンピュータの
起動時における動作タイムチャートである。
起動時における動作タイムチャートである。
ＣＰＵ・・・中央処理装置、ＢＵＳ・・・・システムバ
ス、ＲＯＭ・・・リードオンリーメモリ、ＲＡＭ・・・
ランダムアクセスメモリ、ＳＣＩ・・・シリアルコミュ
ニケーションインタフェース、ＴＩＭ・・・タイマー回
路、ＯＳＣ１〜ＯＳＣ２・・・発振回路、ＭＯＮ１〜Ｍ
ＯＮ２・・・発振監視回路、Ｘ１〜Ｘ２・・・水晶発振
子。 ＴＩ・・・タイマーインタフェース制御回路。
ス、ＲＯＭ・・・リードオンリーメモリ、ＲＡＭ・・・
ランダムアクセスメモリ、ＳＣＩ・・・シリアルコミュ
ニケーションインタフェース、ＴＩＭ・・・タイマー回
路、ＯＳＣ１〜ＯＳＣ２・・・発振回路、ＭＯＮ１〜Ｍ
ＯＮ２・・・発振監視回路、Ｘ１〜Ｘ２・・・水晶発振
子。 ＴＩ・・・タイマーインタフェース制御回路。
Claims (5)
- 【請求項１】 その発振周波数が安定化するまでの時間
がそれぞれ異なる複数の発振回路と、上記発振回路のそ
れぞれに対応して設けられ対応する発振回路の発振周波
数が安定化したときその出力信号を選択的に有効とする
複数の発振監視回路とを具備することを特徴とする半導
体装置。 - 【請求項２】 上記半導体装置は、上記発振回路のそれ
ぞれに対応して設けられる複数の機能ブロックを具備す
るものであり、上記機能ブロックのそれぞれは、対応す
る上記発振監視回路の出力信号が有効とされたものから
順にその動作禁止状態を解かれるものであることを特徴
とする請求項１の半導体装置。 - 【請求項３】 上記半導体装置は、中央処理装置を含む
シングルチップマイクロコンピュータであって、上記複
数の発振回路には、上記中央処理装置を同期動作させる
ための比較的高い周波数の第１のクロック信号を形成す
る第１の発振回路と、他の所定の機能ブロックを同期動
作させるための比較的低い周波数の第２のクロック信号
を形成する第２の発振回路とが含まれ、上記複数の発振
監視回路には、上記第１の発振回路に対応して設けられ
る第１の発振監視回路と、上記第２の発振回路に対応し
て設けられる第２の発振監視回路とが含まれるものであ
ることを特徴とする請求項１又は請求項２の半導体装
置。 - 【請求項４】 上記中央処理装置は、上記第１の発振監
視回路の出力信号に従って選択的にそのリセット状態を
解かれ、上記第２の発振監視回路の出力信号に従って選
択的に上記他の所定の機能ブロックの動作禁止状態を解
くための割込み処理を開始するものであることを特徴と
する請求項３の半導体装置。 - 【請求項５】 上記中央処理装置は、上記第１の発振監
視回路の出力信号に従って選択的にそのリセット状態を
解かれるものであり、上記半導体装置は、上記第２の発
振監視回路の出力信号に従って選択的に上記他の所定の
機能ブロックに対するアクセスを受理するインタフェー
ス制御回路を具備するものであることを特徴とする請求
項３の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311216A JPH06138975A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311216A JPH06138975A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138975A true JPH06138975A (ja) | 1994-05-20 |
Family
ID=18014501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311216A Withdrawn JPH06138975A (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06138975A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6925576B2 (en) | 2000-09-01 | 2005-08-02 | Yazaki Corporation | Control unit and multiplex communication system using the same |
| US7135939B2 (en) | 2003-12-10 | 2006-11-14 | Fujitsu Limited | Semiconductor device including an external oscillation circuit |
| US7216250B2 (en) | 2002-12-27 | 2007-05-08 | Denso Corporation | Clock control circuit for correcting frequency of second clock signal based on first clock signal and monitoring oscillation state of first clock signal based on second clock signal |
| JP2017021746A (ja) * | 2015-07-15 | 2017-01-26 | Ｎｅｃエンベデッドプロダクツ株式会社 | Ｃｐｕ起動制御システム、装置、ｃｐｕ起動制御方法及びプログラム |
-
1992
- 1992-10-27 JP JP4311216A patent/JPH06138975A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6925576B2 (en) | 2000-09-01 | 2005-08-02 | Yazaki Corporation | Control unit and multiplex communication system using the same |
| US7216250B2 (en) | 2002-12-27 | 2007-05-08 | Denso Corporation | Clock control circuit for correcting frequency of second clock signal based on first clock signal and monitoring oscillation state of first clock signal based on second clock signal |
| DE10361017B4 (de) * | 2002-12-27 | 2016-12-29 | Denso Corporation | Taktsteuerschaltungsvorrichtung, Mikrocomputer, Taktsignaloszillationsfrequenz-einstellverfahren, Oszillationsschaltungsvorrichtung und Speicherschnittstellenschaltungsvorrichtung |
| US7135939B2 (en) | 2003-12-10 | 2006-11-14 | Fujitsu Limited | Semiconductor device including an external oscillation circuit |
| JP2017021746A (ja) * | 2015-07-15 | 2017-01-26 | Ｎｅｃエンベデッドプロダクツ株式会社 | Ｃｐｕ起動制御システム、装置、ｃｐｕ起動制御方法及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |