JPH0326112A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に係り、特に水晶もしくはセラミ
ック共振子用発振回路を有し、これに基づいて作威され
るタイミング信号により動作が制御される集積回路装置
に関する。

〔従来の技術〕

近年、集積回路技術の進歩により高密度半導体集積回路
（以下ＬＳＩという）装置のＣＭＯＳ化が急速に進んで
いる。これに伴い、ＣＭＯＳの低消費電力の特徴を有効
に生かすために、ＬＳＩが非動作状態（スタンバイ）時
には発振回路の原発振を停止させることによって、内部
回路の動作を禁止し、消費電力を極小にする機能をもつ
ＬＳＩが知られている。特に、ＣＭＯＳのマイクロコン
ピュータにおいては、前述のスタンバイ機能を備えてい
るものが多い。これらのマイクロコンピュータでは、マ
イクロコンピュータの命令をユーザプログラムで実行し
てスタンバイ状態に設定するものと、スタンバイ制御の
専用端子を設け、その端子レベルによりスタンバイ状態
に設定するもの、あるいはその両方を備えるものがある
。

〔発明が解決しようとする課題〕

前述した命令によりスタンバイ状態に設定するマイクロ
コンピュータにおいては、電源断等のように緊急にスタ
ンバイ状態に設定する必要がある場合、割込処理プログ
ラムで命令を実行しスタンバイ状態に設定しなければな
らないため、割込待避処理等に要する時間が必要で、す
ぐにはスタンバイ状態に設定することができないという
欠点がある。また、専用端子を備えたマイクロコンピュ
ータにおいては、前述の問題はなく、すぐにスタンバイ
状態に設定することができるが、専用端子が必ず必要と
なり、この機能を使用しないユーザにとっては、まった
く無駄な端子となり、また端子が増加するため、ＬＳＩ
の製造コストが高くなるという欠点がある。

本発明の目的は、前記欠点が解決され、専−用のスタン
バイ制御端子を設ける必要がなく、緊急時のスタバイ制
御にも対応ができるようにした集積回路装置を提供する
ことにある。

〔課題を解決するための手段〕

本発明の構或は、水晶やセラミック等の共振子を用いる
発振回路と、この発振回路からの出力信号に基づいてタ
イミング信号を発生するタイミング信号発生回路とを含
む集積回路装置において、リセット入力信号の有効レベ
ルが所定時間以上入力されたことを検出する検出手段と
、この検出手段と前記リセット入力信号の無効レベルと
により制御され前記発振回路の動作を制御する第１の制
御手段と、前記発振回路からの出力信号を計数し一定時
間軽過後信号を出力するカウンタと、前記第１の制御手
段により初期化された前記カウンタが一定時間軽過後出
力する信号により前記タイミング発生回路を再動作させ
る第２の制御手段とを備えていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の集積回路装置のブロッ
ク図である。

第ｌ図において、本実施例では、ＲＥＳＥＴ端子１１は
説明の便宜上ロウアクティブ入力とし、ＲＥＳＥＴ入力
信号のグリッチの除去するためのノイズ除去回路１２は
、ＲＥＳ信号１３を出力し、ＲＥＳ信号１３によりＬＳ
Ｉ内部の必要な論理回路を初期化し、ＲＥＳ信号１３を
所定時間遅延させる遅延回路１４と、ＲＥＳ信号１３と
遅延回路１４の出力を入力し所定時間以上経過したこと
を検出するアンドゲート１５と、セット・リセット型フ
リップ・フロップ（以下ＲＳ−Ｆ／Ｆと略す）１６．１
７とを備え、Ｆ／Ｆ　１　６のセ，ト入力はアンドゲー
ト１５の出力、リセット入力はＲＥＳ信号１３の逆相信
号が印加され、Ｆ／Ｆ　１　７のセット入力はＦ／Ｆ１
６のＱ出力、リセット入力はカウンタ１９のオーバーフ
ロー信号が印加され、発振器（ＯＳＣ）１８は、ＲＳ−
Ｆ／Ｆｌ８の出力によりその動作が制御され、カウンタ
１９は、ＯＳ０１８の出力をカウントし、一定時間軽過
後オーバーフロー信号（ＯＶＦ）を出力するもので、そ
の動作はＲ−Ｓ　　Ｆ／Ｆ１６出力により初期化される
。水晶又はセラミック共振子を用いるＯＳＣ１８出力を
入力し、２相クロック信号φ１，及びφ２を出力するタ
イミング信号発生回路２０は、ＲＳ−Ｆ／Ｆ１７出力に
より制御される。

第２図は本発明の動作を説明するためのタイミング図で
あり、以下に第１図及び第２図を用いてその動作を説明
する。第２図のタイミング図では、第１図の各部に対応
する信号を示し、時刻ｔ１においてＲＥＳＥＴ入力が論
理“Ｏ”　（以下単に″０″と記す）となると、ノイズ
除去回路１２を通し、ＲＥＳ信号ｌ３が論理“１”　（
以後単に“１″と記す）となり、ＬＳＩ内部の初期化が
行なわれる。時刻ｔ２においてＲＥＳＥＴが“１”とな
ると、ＲＥＳ信号１３は“０”となり、ＬＳＩ内部の動
作が開始される。さらに時刻ｔ２からｔ３の間で、遅延
回路１４の出力も変化するが、ＲＥＳ信号の“１ｎの時
間が所定時間以下であるため、アンドゲート１５の出力
は″Ｏ”のままとなり、ＲＳ−Ｆ／Ｆｌ　６，１　７は
セットされない。従って、発振器１８，及びタイミング
信号発生回路２０は、動作を停止することなく、ＬＳＩ
の内部動作は継続される．次に、時刻ｔ３でｉＩｉ１Ｔ
入力が″０″となり、時刻ｔ４以降もそのレベルが印加
されると、時刻ｔ４以降アンドゲート１５出力が“１”
となり、ＲＳ−Ｆ／Ｐ１６，１７がセットされ、ＯＳ０
１８，及びタイミング信号発生回路２０が停止するとと
もに、カウンタ１９がクリアされる．この状態はＲＥＳ
ＥＴ出力に″Ｏ″が印加され続けている間、すなわち時
刻ｔ５までの間継続される。従りで時刻ｔ４からｔ５の
間動作が停止するため、ＬＳＩの消費電力は極小となる
。

次に、時刻ｔ５のタイミングでｉｉｉｉ下入力が″１”
となると、ＲＥＳ信号は“Ｏ”、アンドゲート１５出力
も“Ｏｗとなるため、ＲＳ−Ｆ／ＦＩＢがリセットされ
、ＯＳ０１８は発振を開始する。一般に、水晶振動子は
発振が安定するまでには、数ｍｓから数十ｍｓの時間を
必要とするため、この時間をカウンタｌ９でカウントす
る。

方、ＲＳ　−　Ｆ／Ｆ　１　７ｔ！、カウンタ１９のＯ
ｖＦ信号が出力されるまで“１”となっているため、タ
イミング信号発生回路２０は停止したままとなっており
、クロック信号φ１，φ２も一定レベルを保持している
。時刻ｔ６タイミングでカウンタ１９のＯＶＦ信号が出
力されると、ＲＳ　−　Ｆ／Ｆ１７はリセットされ、タ
イミング信号発生回路２０は動作を再開し、クロック信
号φ１，φ２がＬＳＩ内部に供給されて動作が開始され
る。

第３図は本発明の第２の実施例の集積回路装置を示すブ
ロック図である。

第３図において、本実施例のフリップ・フロップ３１は
、電源電圧がＯ■から規定電圧に立上るとセットされ、
ユーザプログラムによる特定命令実行により出力される
ＩＮＳＴ信号によりリセットされる． 本実施例の他のハードウェアは、前記第１の実施例と同
様である。通常、ＬＳＩの電源投入に際しては、ＲＥＳ
ＥＴ信号は電源電圧が規定電圧に達するまでの時間（１
乃至１０ｍＳｅｃ程度）は″０”とするため、この場合
はスタンバイ状態に設定する必要がないため、Ｆ／Ｆ３
１により禁止することができるという利点がある．また
必要に応じて、Ｆ／Ｆ３１をリセ，トすれば、前記第１
の実施例と同様な動作が可能である． 〔発明の効果〕 以上説明したように、本発明は、スタンバイ制御をリセ
，ト端子と共用できるため、端子数を増加させることな
く、リセット信号により直接外部から緊急時にも高速に
スタンバイ制御が可能となり、またスタンバイ状態を解
除する場合には、水晶共振子やセラミック共振子等の発
振安定時間が確保できるという効果がある。

・・・・・・アンドゲート、１６．１７・・・・・・Ｒ
Ｓ・フリップ・フロッフ、１８・・・・・・発振器、１
９・・・・・・カウンタ、２０・・・・・・タイミング
信号発生回路、φ１，φ２・・・・・・クロック信号、
３１・・・・・・フリップ・フロップ。

Claims (1)

【特許請求の範囲】
1. 共振子を用いる発振回路と、この発振回路からの出力信
   号に基づいてタイミング信号を発生するタイミング信号
   発生回路とを含む集積回路装置において、リセット入力
   信号の有効レベルが所定時間以上入力されたことを検出
   する検出手段と、この検出手段と前記リセット入力信号
   の無効レベルとにより制御され、前記発振回路の動作を
   制御する第１の制御手段と、前記発振回路からの出力信
   号を計数し一定時間軽過後信号を出力するカウンタと、
   前記第１の制御手段により初期化された前記カウンタが
   一定時間軽過後出力する信号により前記タイミング発生
   回路を再動作させる第２の制御手段とを備えたことを特
   徴とする集積回路装置。