JPH03274810A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH03274810A
JPH03274810A JP7455790A JP7455790A JPH03274810A JP H03274810 A JPH03274810 A JP H03274810A JP 7455790 A JP7455790 A JP 7455790A JP 7455790 A JP7455790 A JP 7455790A JP H03274810 A JPH03274810 A JP H03274810A
Authority
JP
Japan
Prior art keywords
circuit
output
oscillation
input
clock
Prior art date
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Pending
Application number
JP7455790A
Other languages
English (en)
Inventor
Hiroshi Kagaya
加賀谷 宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Filing date
Publication date
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Landscapes

  • Oscillators With Electromechanical Resonators (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、クロック人力方法が、内部発振回路を用い
る方法と、外部クロックを用いる方法と二通りある半導
体集積回路に関する。
〔発明の概要〕
この発明は、クロック入力方法が内部発振回路を用いる
方法と、外部クロック入力方法の二通りある半導体集積
回路において、発振安定時間を制御する回路を加える事
により、内部発振回路使用時と外部クロック入力時の発
振安定時間を選択できるようにしたものである。
〔従来の技術〕
従来、クロック人力方法が、内部発振回路を用いる方法
と、外部クロック人力方法の二通りある半導体集積回路
では、第2図の回路が知られていた。NAND回路lに
発振イネーブル信号20と発振人力21を2人力とし、
NAND回路1の出力は発振出力22と、インバータ回
路2の入力、インバータ回路2の出力はタイマーカウン
タ6のクロック入力とNAND回路3の入力に接続し、
NAND回路3は他に、タイマーカウンタ6の出力を入
力とし、NAND回路3の出力は分周器の入力に入り出
力は、システムクロックとなる回路が知られていた。
〔発明が解決しようとする課題〕
しかし、従来の技術のクロック入力方法が、内部発振回
路を用いる方法と、外部クロック入力方法の二通りある
半導体集積回路で、発振安定時間を第2図のタイマーカ
ウンタ6で設定している回路では、外部クロックを入力
とした場合でも発振安定時間をタイマーカウンタ6に設
定した時間はNAND回路3の出力はHレベルに固定と
なり、分周器5の人力クロックはHレヘルのままで動作
しないという欠点があった。この発明は、従来のこのよ
うな欠点を解決するために、外部クロ、り入力時と内部
発振回路使用時とで発振安定時間を制御することを目的
としている。
〔課題を解決するための手段〕
上記課題を解決するために、この発明は第1図のNAN
D回路3の入力と、タイマーカウンタ6の出力の間にm
s回路を入れるようにした。
〔作用〕
この発明は、クロック入力方法が、内部発振回路を用い
る方法と、外部クロックを用いる方法と二通りある半導
体集積回路で、第1図のNAND回路3のHIl信号3
1をタイマーカウンタ6の出力と、外部入力をソフトウ
ェアで設定する制御信号32とを制御する回路で槽底さ
れて上記不具合点を改善する。
〔実施例〕
以下、この発明の実施例を図面に基づいて説明する。
第1図はこの発明の一実施例を示すもので、クロック入
力方法が、内部発振回路を用いる方法と、外部クロック
を用いる方法と二通りある半導体集積回路でNAND回
路3の制御信号31をOR回路4で制御する。OR回路
4はタイマーカウンタ6の出力とラッチ7の出力を入力
とする。まず、内部発振回路を使用時について説明する
。ラッチ7に入るデータ35がLレヘルに設定され、ラ
ッチ7の出力はLレベルになっているため、OR回路4
はタイマーカウンタの出力のみに制御される。第3図は
内部発振回路を使用した時のタイミングチャートである
0発振イネーブルが解除された後、05CIOの発振が
始まりタイマーカウンタ6で発振安定時間を検出後にタ
イマー出力33がHレベルになり、OR回路4の出力3
1がHレベルになるため、システムクロック30の出力
が発生する。
次に、外部クロック入力時について説明する。
ラフチアに入るデータ35がHレベルに設定され、ラッ
チ7の出力32の出力がHレヘルになるため、OR回路
4の出力はHレヘル固定になり、NAND回路3の入力
36の信号によってのみNAND回路は制御される状態
となり、タイマーカウンタ6の出力33の発振安定時間
を待たずに、システムクロック30が出力される。第4
図は外部クロック入力時のタイごングチャートである。
外部クロックが入力された後、すぐにシステムクロ7り
の出力が始まる。
〔発明の効果〕
以上説明したように、この発明は、クロック入力方法が
、内部発振回路を用いる方法と外部クロックを用いる方
法と二遺りある半導体集積回路において、外部クロック
入力時に発振安定時間を待つ必要がなくなるという効果
がある。
を示す回路図、第2図は従来の半導体集積回路の回路図
、第3図はこの発明の詳細な説明するための内部発振回
路使用時のタイミングチャート、第4図はこの発明の詳
細な説明するための外部クロック使用時のタイミングチ
ャートである。
5 ・ 6 ・ 10・ 21・ 22・ 30・ 33・ 分周器 タイマーカウンタ 発振器 クロック入力端子 クロック出力端子 システムクロック タイマーカウンタ出力

Claims (1)

    【特許請求の範囲】
  1. クロック入力方法が、内部発振回路を用いる方法と、外
    部クロックを用いる方法と二通りある半導体集積回路に
    おいて、内部発振回路を使用時と外部クロック入力時と
    で発振安定時間を制御する回路を有する半導体集積回路
JP7455790A 1990-03-23 1990-03-23 半導体集積回路 Pending JPH03274810A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0658974A1 (en) * 1993-12-17 1995-06-21 Nec Corporation Oscillator circuit having a CMOS inverter and resonant element
JP2016131339A (ja) * 2015-01-15 2016-07-21 ラピスセミコンダクタ株式会社 クロック生成装置、クロック生成モジュール及びクロックソース選択方法

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