JPS58107930A - クロツク制御方式 - Google Patents
クロツク制御方式Info
- Publication number
- JPS58107930A JPS58107930A JP56206239A JP20623981A JPS58107930A JP S58107930 A JPS58107930 A JP S58107930A JP 56206239 A JP56206239 A JP 56206239A JP 20623981 A JP20623981 A JP 20623981A JP S58107930 A JPS58107930 A JP S58107930A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- speed clock
- oscillator
- speed
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、Ｃ−ＭＯ８等のテクノロジ？採用したマイク
ロコンピュータ・システムにおいて、必要なときにのみ
クロックの周波数？高くし、必要でないときにはクロッ
クの周波数を低くしてマイクロコンピュータ・システム
の消費電力全低減するようにしたクロック制御方式に関
するものである。
ロコンピュータ・システムにおいて、必要なときにのみ
クロックの周波数？高くし、必要でないときにはクロッ
クの周波数を低くしてマイクロコンピュータ・システム
の消費電力全低減するようにしたクロック制御方式に関
するものである。
（２）従来技術と問題点
Ｃ−ＭＯＳ等のテクノロジを採用したマイクロコンピュ
ータ−システムにおいては、クロックの周波数が大きく
なる程、消費電流が大きくなる。従来技術においては、
処理動作を行うマイクロプロセッサのクロック周波数は
変化せず、常に一定数周波数ケ用いていた。このような
従来技術においては、マイクロプロセンサがアイドル状
態のときにも比較的高い周波数のクロックを便用してい
るので、電力を無駄に使用しているという欠点があった
。
ータ−システムにおいては、クロックの周波数が大きく
なる程、消費電流が大きくなる。従来技術においては、
処理動作を行うマイクロプロセッサのクロック周波数は
変化せず、常に一定数周波数ケ用いていた。このような
従来技術においては、マイクロプロセンサがアイドル状
態のときにも比較的高い周波数のクロックを便用してい
るので、電力を無駄に使用しているという欠点があった
。
（３）発明の目的
本発明は、上記の欠点全除去するものであって、Ｃ−Ｍ
ＯＳ等のテクノロジケ採用したマイタイプロセッサΦシ
ステムにおいて消費電カケ低減できるようにしたクロッ
ク制御方式を提供すること全目的としている。
ＯＳ等のテクノロジケ採用したマイタイプロセッサΦシ
ステムにおいて消費電カケ低減できるようにしたクロッ
ク制御方式を提供すること全目的としている。
（４）発明の構成
そしてそのため、本発明のクロック制御方式は、マイク
ロプロセッサ、クロック切替回路、高速クロックと低速
クロックと？生成できる発振器および上記クロック切替
回路に対して切替信号を与える切替信号生成手段金偏え
、上記クロック切替回路は、高速クロックへの切替え全
指示する切替信号を受信したとき、上記発振器に対して
高速クロックの発生を通知すると共に上記発振器からの
高速クロック全上記マイクロプロセッサに供給し、低速
クロックへの切替えを指示する切替信号全受信したとき
、上記発振器に対して高速クロックの停止全通知すると
共に上記発振器からの低速クロックを上記マイクロプロ
セッサに対して供給するように構成され、上記発振器は
、高速クロックの発生が通知されたときには高速クロッ
ク全発生し、高速クロックの停止が通知されたときには
高速クロックを停止し、低速クロックのみを生成するよ
う構成されていること全特徴とするものである。
ロプロセッサ、クロック切替回路、高速クロックと低速
クロックと？生成できる発振器および上記クロック切替
回路に対して切替信号を与える切替信号生成手段金偏え
、上記クロック切替回路は、高速クロックへの切替え全
指示する切替信号を受信したとき、上記発振器に対して
高速クロックの発生を通知すると共に上記発振器からの
高速クロック全上記マイクロプロセッサに供給し、低速
クロックへの切替えを指示する切替信号全受信したとき
、上記発振器に対して高速クロックの停止全通知すると
共に上記発振器からの低速クロックを上記マイクロプロ
セッサに対して供給するように構成され、上記発振器は
、高速クロックの発生が通知されたときには高速クロッ
ク全発生し、高速クロックの停止が通知されたときには
高速クロックを停止し、低速クロックのみを生成するよ
う構成されていること全特徴とするものである。
（５）発明の実施例
以下、本発明を図面全参照しつつ説明する。
第１図は本発明のクロック制御方式の第１実施例のブロ
ック図、第２図はクロック切替回路の１実施例を示す図
、第３図はその動作を説明するためのタイムチャート、
第４図は本発明の第２実施例のブロック図、第５図は本
発明の第３実施例のブロック図である。
ック図、第２図はクロック切替回路の１実施例を示す図
、第３図はその動作を説明するためのタイムチャート、
第４図は本発明の第２実施例のブロック図、第５図は本
発明の第３実施例のブロック図である。
第１図において、１は発振器、２はクロック切替回路、
３はマイクロプロセッサ、４はレジスタ、５は入出力装
置、６はパス、ＩＯは低速クロック線、１１は高速クロ
ック線、 １２は切替信号線、１３はＭＰＵクロック線
、１４はＰＯＷＥＲ制御線？それぞれ示している。
３はマイクロプロセッサ、４はレジスタ、５は入出力装
置、６はパス、ＩＯは低速クロック線、１１は高速クロ
ック線、 １２は切替信号線、１３はＭＰＵクロック線
、１４はＰＯＷＥＲ制御線？それぞれ示している。
レジスタ４の内容はマイクロプロセッサ３によって書き
替えることが出来る。レジスタ４の出力が「１」であれ
ば高速クロックを指定し、「０」であれば低速クロック
全指定する。クロック切替回路２は、高速クロックが指
定されたならばマイクロプロセッサ３のクロックを高速
に切替え、低速クロックが指定されたならばマイクロプ
ロセッサ３のクロック全低速に切替える。また、クロッ
ク切替回路２は、高速クロックが指定されたならば信号
線１４上のＰ ＯＷＥ Ｒ制御信号音「１」とし、低速
クロックが指定されたならば信号線１４上のＰＯＷＥＲ
制御信号制御信号例する。ＰＯＷＥＲ制御信号が「１」
となると、発振器１は高速クロック？も発生し始め、Ｐ
ＯＷＥＲ制御信号が「０」になると、高速クロックの発
生を停止し、低速クロックのみを発生する。
替えることが出来る。レジスタ４の出力が「１」であれ
ば高速クロックを指定し、「０」であれば低速クロック
全指定する。クロック切替回路２は、高速クロックが指
定されたならばマイクロプロセッサ３のクロックを高速
に切替え、低速クロックが指定されたならばマイクロプ
ロセッサ３のクロック全低速に切替える。また、クロッ
ク切替回路２は、高速クロックが指定されたならば信号
線１４上のＰ ＯＷＥ Ｒ制御信号音「１」とし、低速
クロックが指定されたならば信号線１４上のＰＯＷＥＲ
制御信号制御信号例する。ＰＯＷＥＲ制御信号が「１」
となると、発振器１は高速クロック？も発生し始め、Ｐ
ＯＷＥＲ制御信号が「０」になると、高速クロックの発
生を停止し、低速クロックのみを発生する。
第２図はクロック切替回路２の１実施例のブロック図で
ある。第２図において、１５と１６はＡＮＤ回路、１７
と１８はＯＲ回路、ＦＦＩないしＦＦ４はフリップ・フ
ロップをそれぞれ示している。第２図において、切替信
号が「１」になると、＃１低速クロックの立下りでＦＦ
Ｉにオンされる。ＦＦＩがオンとされると、Ｐ ＯＷＥ
Ｒ制御信号が「１」となる。ＰＯＷＥＲ制御信号が「
１」になると、発振器１は高速クロックを発生し始める
。＃２低速りｐツクの立下りでＦＦ２がオンされる。Ｆ
Ｆ２がオンされた後、次の＃ｎ高速クロックの立下りで
ＦＦ３がオンされ、＄ｓ＋１高速クロックの立下りでＦ
Ｆ４がオンされ、−＄ｓ＋２高速クロックがＯＲ回路１
７から出力される。これ以降は高速クロックがマイクロ
プロセッサ３に送られる。
ある。第２図において、１５と１６はＡＮＤ回路、１７
と１８はＯＲ回路、ＦＦＩないしＦＦ４はフリップ・フ
ロップをそれぞれ示している。第２図において、切替信
号が「１」になると、＃１低速クロックの立下りでＦＦ
Ｉにオンされる。ＦＦＩがオンとされると、Ｐ ＯＷＥ
Ｒ制御信号が「１」となる。ＰＯＷＥＲ制御信号が「
１」になると、発振器１は高速クロックを発生し始める
。＃２低速りｐツクの立下りでＦＦ２がオンされる。Ｆ
Ｆ２がオンされた後、次の＃ｎ高速クロックの立下りで
ＦＦ３がオンされ、＄ｓ＋１高速クロックの立下りでＦ
Ｆ４がオンされ、−＄ｓ＋２高速クロックがＯＲ回路１
７から出力される。これ以降は高速クロックがマイクロ
プロセッサ３に送られる。
切替信号が「０」になると、＃１低速クロックの立下り
でＦＦＩがオフとなり、＃２低速りロックの立下りでＦ
Ｆ２がオフとなり、ＦＦ２がオフされた後、次の＃ｎ高
速クロックの立下りでＦＦ３がオフされ、次の＃ｎ＋１
高速クロツタでＦＦ４がオフされ、＃３低速クロックが
ＯＲ回路１７から出力される。これ以降は低速クロック
がマイクロプロセッサ３に送られる。ＦＦ４がオフされ
ると、ＰＯＷＥＲ制御信号がオフとなる。
でＦＦＩがオフとなり、＃２低速りロックの立下りでＦ
Ｆ２がオフとなり、ＦＦ２がオフされた後、次の＃ｎ高
速クロックの立下りでＦＦ３がオフされ、次の＃ｎ＋１
高速クロツタでＦＦ４がオフされ、＃３低速クロックが
ＯＲ回路１７から出力される。これ以降は低速クロック
がマイクロプロセッサ３に送られる。ＦＦ４がオフされ
ると、ＰＯＷＥＲ制御信号がオフとなる。
第３図は第２図の動作全説明する図である。
第３図のＭＡＳＫはＦＦ４のＱ出力である。第３図は上
述の説明から充分に理解されるものと思われるので、こ
れ以上の説明は省略する。
述の説明から充分に理解されるものと思われるので、こ
れ以上の説明は省略する。
第４図は本発明の第２実施例？示すもので６る。第４図
において、１９はスイッチを示している。スィッチ１９
會操作することによって、レジスタ４からの切替信号を
クロック切替回路２に伝えるか、又は外部切替要因に基
づく切替信号をクロック切替回路２に伝えるか全決足す
ることが出来る。
において、１９はスイッチを示している。スィッチ１９
會操作することによって、レジスタ４からの切替信号を
クロック切替回路２に伝えるか、又は外部切替要因に基
づく切替信号をクロック切替回路２に伝えるか全決足す
ることが出来る。
第５図は本発明の第３実施例？示すものであ竺ぬ慈皿霜
り旦 ’ｌ ＞ Ｌユを出室 ？る。５−１は周波
数ｆｌのクロックで動作する入出力装置、５−２は周波
数ｆ２のクロックで動作する入出力装＠をそれぞれ示し
ている。入出力装置５−１および５−２はバス６に接続
されており、マイクロプロセッサ３が入出力装置５−１
全アクセスするとき、予めＭＰＵクロックの周波数ｆｆ
ｌに切替えておき、入出力装置ｆｔ’にアクセスすると
きにはＭＰＵクロックの周波数をｆ２に切替えておく。
り旦 ’ｌ ＞ Ｌユを出室 ？る。５−１は周波
数ｆｌのクロックで動作する入出力装置、５−２は周波
数ｆ２のクロックで動作する入出力装＠をそれぞれ示し
ている。入出力装置５−１および５−２はバス６に接続
されており、マイクロプロセッサ３が入出力装置５−１
全アクセスするとき、予めＭＰＵクロックの周波数ｆｆ
ｌに切替えておき、入出力装置ｆｔ’にアクセスすると
きにはＭＰＵクロックの周波数をｆ２に切替えておく。
（６） 発明の効果
以上の説明から明らかなように、本発明によれは
（イ） アイドル時に低速クロックに切替え、また高速
クロックの発振全停止させることにより、消費電力金少
なくできる０ （ロ） マイクロコンピュータ・システムの電源カミ池
の場合でも、長時間動作が可能となるＯ（ハ）動作クロ
ックの異なる入出力装置が接続されている場合でも、ク
ロック切替によりアクセスが可能となる。
クロックの発振全停止させることにより、消費電力金少
なくできる０ （ロ） マイクロコンピュータ・システムの電源カミ池
の場合でも、長時間動作が可能となるＯ（ハ）動作クロ
ックの異なる入出力装置が接続されている場合でも、ク
ロック切替によりアクセスが可能となる。
■″ＩＪｙＪ 丞’ＩＬ ”Ｍ ／−） シＣ／Ｊ”
ＬＬＩ 木Ｑ ０
ＬＬＩ 木Ｑ ０
第１図は本発明のクロック制御方式の第１実施例のブロ
ック図、第２図はクロック切替回路の１実施例？示す図
、第３図はその動作全説明するためのタイムチャート、
第４図は本発明の第２実施例のブロック図、第５図は本
発明の第３実施例のブロック図である。 １・・・発振器、２・・・クロック切替回路、３・・・
マイクロプロセッサ、４・・・レジスタ、５・・・入出
カ装激、６・・・バス、 １０・・・低速クロック線、
１１・・・高速クロック線、１２・・・切替信号線、１
３・・・ＭＰＵクロック線、１４・・・ＰＯＷＥＲ制御
線。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 １５５ ヤ４図 ＲεＧ４ 太５図 １６１−
ック図、第２図はクロック切替回路の１実施例？示す図
、第３図はその動作全説明するためのタイムチャート、
第４図は本発明の第２実施例のブロック図、第５図は本
発明の第３実施例のブロック図である。 １・・・発振器、２・・・クロック切替回路、３・・・
マイクロプロセッサ、４・・・レジスタ、５・・・入出
カ装激、６・・・バス、 １０・・・低速クロック線、
１１・・・高速クロック線、１２・・・切替信号線、１
３・・・ＭＰＵクロック線、１４・・・ＰＯＷＥＲ制御
線。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 １５５ ヤ４図 ＲεＧ４ 太５図 １６１−
Claims (1)
- マイクロプロセッサ、クロック切替回路、高速クロック
と低速クロックと全生成できる発振器および上記クロッ
ク切替回路に対して切替信号を再信号全受信したとき、
上記発振器に対して高速クロックの発生を通知すると共
に上記発振器からの高速クロックを上記マイクロプロセ
ッサに供給し、低速クロックへの切替えを指示する切替
信号全受信したとき、上記発振器に対して高速クロック
の停止を通知すると共に上記発振器からの低速クロック
を上記マイクロプロセッサに対して供給するように構成
され、上記発振器は、高速クロックの発生が通知された
ときには高速クロック全発生し、高速クロックの停止が
通知されたときには高速クロックを停止し、低速クロッ
クのみを生成するよう構成されていること全特徴とする
クロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206239A JPS58107930A (ja) | 1981-12-22 | 1981-12-22 | クロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206239A JPS58107930A (ja) | 1981-12-22 | 1981-12-22 | クロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107930A true JPS58107930A (ja) | 1983-06-27 |
Family
ID=16520045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206239A Pending JPS58107930A (ja) | 1981-12-22 | 1981-12-22 | クロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109126A (ja) * | 1984-10-31 | 1986-05-27 | Mitsubishi Electric Corp | １チップマイクロコンピュ−タ |
| EP0230960A2 (en) * | 1986-01-20 | 1987-08-05 | Nec Corporation | Microcomputer having a highspeed operation mode and a low-speed operation mode |
-
1981
- 1981-12-22 JP JP56206239A patent/JPS58107930A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109126A (ja) * | 1984-10-31 | 1986-05-27 | Mitsubishi Electric Corp | １チップマイクロコンピュ−タ |
| JPH0479003B2 (ja) * | 1984-10-31 | 1992-12-14 | Mitsubishi Electric Corp | |
| EP0230960A2 (en) * | 1986-01-20 | 1987-08-05 | Nec Corporation | Microcomputer having a highspeed operation mode and a low-speed operation mode |
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