JPH0247743A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0247743A JPH0247743A JP63199287A JP19928788A JPH0247743A JP H0247743 A JPH0247743 A JP H0247743A JP 63199287 A JP63199287 A JP 63199287A JP 19928788 A JP19928788 A JP 19928788A JP H0247743 A JPH0247743 A JP H0247743A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- memory
- address
- access
- clock frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリを外部メモリに用いるマイクロコ
ンピュータに関し、特にメモリアドレス空間に配置され
たアクセスタイムの違うメモリの制御に関する。
ンピュータに関し、特にメモリアドレス空間に配置され
たアクセスタイムの違うメモリの制御に関する。
一般に、第３図で示すようなアクセスタイムの違うメモ
リがメモリアドレス空間上に存在するメモリ構成を持っ
たマイクロコンピュータ応用システムでは、低速メモリ
６のアクセスタイムに合わセテマイクロコンピュータｌ
に印加するクロック周波数を求めていたのでは、システ
ム全体の処理速度が著しく低下してしまう問題点がある
。そこで、従来は、マイクロコンピュータ１が低速メモ
リ６をアクセスする場合、第４図に示すように、マイク
ロコンピュータ１へ入力するレディ信号をインアクティ
ブにすることにより、マイクロコンピュータｌをウェイ
ト状態にし、メモリ制御信号の出力時間を引き延ばす方
法をとっていた。
リがメモリアドレス空間上に存在するメモリ構成を持っ
たマイクロコンピュータ応用システムでは、低速メモリ
６のアクセスタイムに合わセテマイクロコンピュータｌ
に印加するクロック周波数を求めていたのでは、システ
ム全体の処理速度が著しく低下してしまう問題点がある
。そこで、従来は、マイクロコンピュータ１が低速メモ
リ６をアクセスする場合、第４図に示すように、マイク
ロコンピュータ１へ入力するレディ信号をインアクティ
ブにすることにより、マイクロコンピュータｌをウェイ
ト状態にし、メモリ制御信号の出力時間を引き延ばす方
法をとっていた。
上述した従来の方法では、低速メモリ６をアクセスする
期間においても、マイクロコンピュータ１の動作クロッ
ク周波数は常に一定となっているので、無駄な消費電力
を浪費するという欠点があった。また、外部にレディ信
号を生成するための複雑な回路が必要であった。
期間においても、マイクロコンピュータ１の動作クロッ
ク周波数は常に一定となっているので、無駄な消費電力
を浪費するという欠点があった。また、外部にレディ信
号を生成するための複雑な回路が必要であった。
本発明のマイクロコンピュータは、これらの欠点を除去
するためのもので、特定のアドレス領域に配置されたメ
モリをアクセスすることを検出するアドレスデコーダと
動作クロック周波数を下げる分周器を有している。
するためのもので、特定のアドレス領域に配置されたメ
モリをアクセスすることを検出するアドレスデコーダと
動作クロック周波数を下げる分周器を有している。
本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１はマイクロコンピュータ、３は分局器、４はアドレス
・デコーダ、５は高速メモリ、６は低速メモリである。
・デコーダ、５は高速メモリ、６は低速メモリである。
第２図は第１図の動作を示すタイミング・チャートであ
る。第１図において、従来図と同じ構成要件には第３図
と同じ符号を付しである。
る。第１図において、従来図と同じ構成要件には第３図
と同じ符号を付しである。
次に、この構成に基づく動作について述べる。
マス、マイクロコンピュータ１が、低速メモリ６をアク
セスしようとする場合、低速メモリ６の位置するアドレ
スがマイクロコンピュータ１の内部で生成される。アド
レス・デコーダ４はこのアドレスをデコードし、低速メ
モリ６に対するアクセスであることを検出し、分周器３
に対してクロック周波数を下げる制御信号を送る。マイ
クロコンピュータ１め動作クロック周波数は下がり、マ
イクロコンピュータ１から出力されるメモリ制御信号の
出力時間が引き延ばされる。
セスしようとする場合、低速メモリ６の位置するアドレ
スがマイクロコンピュータ１の内部で生成される。アド
レス・デコーダ４はこのアドレスをデコードし、低速メ
モリ６に対するアクセスであることを検出し、分周器３
に対してクロック周波数を下げる制御信号を送る。マイ
クロコンピュータ１め動作クロック周波数は下がり、マ
イクロコンピュータ１から出力されるメモリ制御信号の
出力時間が引き延ばされる。
従って、本実施例によれば、外部からマイクロコンピュ
ータに対するレディ信号の制御なしで、マイクロコンピ
ュータが低速メモリをアクセス場合にのみメモリ制御信
号が引き延ばされる。
ータに対するレディ信号の制御なしで、マイクロコンピ
ュータが低速メモリをアクセス場合にのみメモリ制御信
号が引き延ばされる。
以上説明したように本発明のマイクロコンピュータは、
アドレスデコーダと分周器を有することにより、外部か
らのレディ信号の制御なしで低速メモリと高速メモリを
区別することなく、メモリアクセスできるという効果が
ある。即ち、外部にレディ信号生成回路を必要とせず、
しかもマイクロコンピュータに印加するクロック周波数
をマイクロコンピュータの性能範囲の最大一定に保った
ままで、アクセスタイムが大きく異なるメモリからなる
メモリ空間を持ったマイクロコンピュータ応用システム
を容易に構築できる。また、メモリのアクセスタイムに
合わせてマイクロコンピュータ内部の動作クロック周波
数が切り換わるので、消費電力化に効果がある。
アドレスデコーダと分周器を有することにより、外部か
らのレディ信号の制御なしで低速メモリと高速メモリを
区別することなく、メモリアクセスできるという効果が
ある。即ち、外部にレディ信号生成回路を必要とせず、
しかもマイクロコンピュータに印加するクロック周波数
をマイクロコンピュータの性能範囲の最大一定に保った
ままで、アクセスタイムが大きく異なるメモリからなる
メモリ空間を持ったマイクロコンピュータ応用システム
を容易に構築できる。また、メモリのアクセスタイムに
合わせてマイクロコンピュータ内部の動作クロック周波
数が切り換わるので、消費電力化に効果がある。
第 １ｙＪ
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミングチャート、第３図は従来
の一例を示すブロック図、第４図は第３図の動作を示す
タイミングチャートである。 １・・・・・・マイクロコンピュータ、２・・・・・・
クロックジェネレータ、３・・・・・・分周器、４・・
・・・・アドレスデコーダ、５・・・・・・高速メモリ
、６・・・・・低速メモリ、７・・・・・・メモリ制御
信号。 第 ２ 図 一嵩迷Ｊ石り４突タペー□Ｘ氏ＡソモリＪＭ−代理人
弁理士 内 原 晋
第１図の動作を示すタイミングチャート、第３図は従来
の一例を示すブロック図、第４図は第３図の動作を示す
タイミングチャートである。 １・・・・・・マイクロコンピュータ、２・・・・・・
クロックジェネレータ、３・・・・・・分周器、４・・
・・・・アドレスデコーダ、５・・・・・・高速メモリ
、６・・・・・低速メモリ、７・・・・・・メモリ制御
信号。 第 ２ 図 一嵩迷Ｊ石り４突タペー□Ｘ氏ＡソモリＪＭ−代理人
弁理士 内 原 晋
Claims (1)
- 半導体メモリを外部メモリに用いるマイクロコンピュー
タにおいて、半導体メモリのアドレスをデコードするア
ドレスデコーダと動作クロックを分周する分周器とを具
え、特定のアドレス領域に配置されたメモリをアクセス
する場合にのみ動作クロック周波数を変えて、メモリ制
御信号の出力時間を変えることを特徴とするマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199287A JPH0247743A (ja) | 1988-08-09 | 1988-08-09 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199287A JPH0247743A (ja) | 1988-08-09 | 1988-08-09 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247743A true JPH0247743A (ja) | 1990-02-16 |
Family
ID=16405290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199287A Pending JPH0247743A (ja) | 1988-08-09 | 1988-08-09 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6550043B1 (en) | 1999-09-13 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with clock signal selection circuit |
| JP2017187342A (ja) * | 2016-04-04 | 2017-10-12 | セイコーエプソン株式会社 | 集積回路及び動作モード切替制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161752A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | デ−タ処理システムにおける中央処理装置 |
-
1988
- 1988-08-09 JP JP63199287A patent/JPH0247743A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161752A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | デ−タ処理システムにおける中央処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6550043B1 (en) | 1999-09-13 | 2003-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with clock signal selection circuit |
| JP2017187342A (ja) * | 2016-04-04 | 2017-10-12 | セイコーエプソン株式会社 | 集積回路及び動作モード切替制御方法 |
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