JPH0421992A - ダイナミックｒａｍ回路モジュール - Google Patents
ダイナミックｒａｍ回路モジュールInfo
- Publication number
- JPH0421992A JPH0421992A JP2124754A JP12475490A JPH0421992A JP H0421992 A JPH0421992 A JP H0421992A JP 2124754 A JP2124754 A JP 2124754A JP 12475490 A JP12475490 A JP 12475490A JP H0421992 A JPH0421992 A JP H0421992A
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- JP
- Japan
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- signal
- dram
- signals
- refresh
- circuit
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 15
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリモジュールのうちＤ
路モジュールに関するものである。
ＲＡＭ回
「従来の技術］
第２図は、−船釣によぐ使用されるＣＰＵとＤＲＡＭの
回路図である。第６図は第２図・中のインターフェース
回路７を、具体的に書いた回路図である。
回路図である。第６図は第２図・中のインターフェース
回路７を、具体的に書いた回路図である。
通常、ＣＰＵから自動的に出力されるリフレッシュ信号
５は、インターフェース回路７内の制御回路１２により
、ＲＡＳ９・ＯＡ、 Ｓ １０・マルチプレクサ１１を
コントロールして、ＤＲＡＭ８のリフレッシュ動作を行
う。
５は、インターフェース回路７内の制御回路１２により
、ＲＡＳ９・ＯＡ、 Ｓ １０・マルチプレクサ１１を
コントロールして、ＤＲＡＭ８のリフレッシュ動作を行
う。
［発明が解決しようとする課題］
」二記の様な従来のＤＲＡＭ回路モジュールにおいては
、ａｐｔｙｌからのリフレッシュ信号５が出力される毎
に、リフレッシュ動作をしなげればならず、また、回路
設計者もリフレッシュ動作をする必要があると考えてい
た。このため、リフレッシュ動作を行う度゛ごとに、数
１０ｍＡ〜数１００ｒｒＬＡの大電流が流れるため、電
池駆動の機器やＮ ｉ、 Ｏｄ等の２次電池内蔵装置で
は、あまり使用されなかった。又、リフレッシュ動作に
より大電流が流れる瞬間、電源ラインに影響を及はすた
め、他の信号ラインにも伝わり、ＤＲＡＭや周りの素子
の動作にも影響を及ぼすという問題があった。
、ａｐｔｙｌからのリフレッシュ信号５が出力される毎
に、リフレッシュ動作をしなげればならず、また、回路
設計者もリフレッシュ動作をする必要があると考えてい
た。このため、リフレッシュ動作を行う度゛ごとに、数
１０ｍＡ〜数１００ｒｒＬＡの大電流が流れるため、電
池駆動の機器やＮ ｉ、 Ｏｄ等の２次電池内蔵装置で
は、あまり使用されなかった。又、リフレッシュ動作に
より大電流が流れる瞬間、電源ラインに影響を及はすた
め、他の信号ラインにも伝わり、ＤＲＡＭや周りの素子
の動作にも影響を及ぼすという問題があった。
本発明は、上記の課題を解決すべ（なされたもので、本
来ＤＲＡＭがデータを保持するために、必要最小なリフ
レッシュサイクルにすることにより、リフレッシュ動作
にかかっていた全消費電流値を減らし、その結果、電源
ラインのノイズも減らすＤＲＡＭ回路モジュールを得る
ことを目的としたものである。
来ＤＲＡＭがデータを保持するために、必要最小なリフ
レッシュサイクルにすることにより、リフレッシュ動作
にかかっていた全消費電流値を減らし、その結果、電源
ラインのノイズも減らすＤＲＡＭ回路モジュールを得る
ことを目的としたものである。
［課題を解決するための手段］
本発明のＤＲＡＭの回路モジュールは、リフレッシュ動
作を必、要とするＤ ＲＡＭにおいて、リフレッシュサ
イクル時間を、プリント基板上の外部セレクト端子の状
態によって変更できる事を特徴とする。
作を必、要とするＤ ＲＡＭにおいて、リフレッシュサ
イクル時間を、プリント基板上の外部セレクト端子の状
態によって変更できる事を特徴とする。
［実施例コ
第２図は、−船釣なＯＰＵとＤＲＡＭの回路図である。
第１図は、第２図のインターフェース回路７で本発明の
実施例を示した回路図である。なお、第３図の従来例と
同じ部分には同じ符号を付し、説明を省略する。
実施例を示した回路図である。なお、第３図の従来例と
同じ部分には同じ符号を付し、説明を省略する。
本発明は、インターフェース回路７へ外部からリフレッ
シュ信号５又はこれに相当する信号が与えられた場合、
この信号は１つはカウンタ１２αのクロック信号へ、一
方はＡＮＤゲート１３αの入カヘ継ながっている。カウ
ンタ１２αは、クロック信号（リフレッシュ信号５）に
よりカウントし、ある数になった時にカウント結果を信
号５αとして出力する。信号５αは、カウンタ１２ｈの
クロック信号へ、またＡＮＤゲー）１５ｂの入力へつな
がりている。カウンタ１２ｂも同様にカウント動作を行
い、結果を信号５ｂとして出力するこの信号は、ＡＮＤ
ゲート１３Ｃにつながっている。
シュ信号５又はこれに相当する信号が与えられた場合、
この信号は１つはカウンタ１２αのクロック信号へ、一
方はＡＮＤゲート１３αの入カヘ継ながっている。カウ
ンタ１２αは、クロック信号（リフレッシュ信号５）に
よりカウントし、ある数になった時にカウント結果を信
号５αとして出力する。信号５αは、カウンタ１２ｈの
クロック信号へ、またＡＮＤゲー）１５ｂの入力へつな
がりている。カウンタ１２ｂも同様にカウント動作を行
い、結果を信号５ｂとして出力するこの信号は、ＡＮＤ
ゲート１３Ｃにつながっている。
ＡＮＤゲート１５α〜１５Ｃの一方の入力は、上記のリ
フレッシュ信号５又は、それをカウントした信号（５α
、５ｂ）とつながっている。一方、他方の方の入力は、
インターフェース回路７の外部セレクト端子ＪＰ１ １
１α、、ＴＦ２ １１ｂ、：ｆＰ５ １１Ｃとつながっ
ている。ここで、インターフェース回路７につながって
いるＤＲＡＭの必要最小リフレッシュ動作回数が、リフ
レッシュ信号５と同じタイミングであるならば外部セレ
クト端子ＪＰ１ １１αをハイレベルの信号にし残りの
Ｊ Ｐ ２ 、、 Ｊ Ｐ ５はローレベルの信号に設
定する。一方、ＤＲＡＭの必要最小リフレッシュ動作回
数が、リフレッシュ信号５０回数はど必要な（カウンタ
１２ｈでカウントした信号５ｂで良い場合は、ＪＰ５１
１Ｃをハイレベルの信号に、残りのＪＰｌ 、ＪＰ２の
信号をローレベルにすることにより設定できる。こうし
て、ＤＲＡＭに必要な最小リフレッシュ信号は、ＯＲゲ
ート１４を通して信号１５として制御回路１２につなが
る。制御回路１２では、ＭＲＱ信号６とアドレス信号２
により、ＲＡ Ｓ ９ ＊ ＯＡ Ｓ １０ ＃ ＲＡ
Ｓ ／ ＯＡＳ用アドアドレスシ替えるマルチプレク
サ１１を読み出し制御信号６や書き込み制御信号４に同
期して制御する。
フレッシュ信号５又は、それをカウントした信号（５α
、５ｂ）とつながっている。一方、他方の方の入力は、
インターフェース回路７の外部セレクト端子ＪＰ１ １
１α、、ＴＦ２ １１ｂ、：ｆＰ５ １１Ｃとつながっ
ている。ここで、インターフェース回路７につながって
いるＤＲＡＭの必要最小リフレッシュ動作回数が、リフ
レッシュ信号５と同じタイミングであるならば外部セレ
クト端子ＪＰ１ １１αをハイレベルの信号にし残りの
Ｊ Ｐ ２ 、、 Ｊ Ｐ ５はローレベルの信号に設
定する。一方、ＤＲＡＭの必要最小リフレッシュ動作回
数が、リフレッシュ信号５０回数はど必要な（カウンタ
１２ｈでカウントした信号５ｂで良い場合は、ＪＰ５１
１Ｃをハイレベルの信号に、残りのＪＰｌ 、ＪＰ２の
信号をローレベルにすることにより設定できる。こうし
て、ＤＲＡＭに必要な最小リフレッシュ信号は、ＯＲゲ
ート１４を通して信号１５として制御回路１２につなが
る。制御回路１２では、ＭＲＱ信号６とアドレス信号２
により、ＲＡ Ｓ ９ ＊ ＯＡ Ｓ １０ ＃ ＲＡ
Ｓ ／ ＯＡＳ用アドアドレスシ替えるマルチプレク
サ１１を読み出し制御信号６や書き込み制御信号４に同
期して制御する。
また、最小リフレッシュ信号１５が入力された時は、リ
フレッシュ動作を行う。
フレッシュ動作を行う。
［発明の効果］
以上の説明から明らかな様に、本発明はＤＡＭ回路モジ
ー−ルにおいて、ＤＲＡＭに必要な最小リフレッシュ回
数を選択することにより次のような効果を得ることがで
きる。
ー−ルにおいて、ＤＲＡＭに必要な最小リフレッシュ回
数を選択することにより次のような効果を得ることがで
きる。
（１） リフレッシュ回数が減ることにより、リフレ
ッシ−時に必要だった電流が、トータル的に少なくなる
。
ッシ−時に必要だった電流が、トータル的に少なくなる
。
（２１ＤＲＡＭのリフレッシュ動作を少な（することに
より、電源ラインを中心にノイズの発生が少な（なり、
ＤＲＡＭ及び周辺の素子への影響が少ない。
より、電源ラインを中心にノイズの発生が少な（なり、
ＤＲＡＭ及び周辺の素子への影響が少ない。
（３） （１１の効果により、１次又は２次電池駆動
の機器内にも大容量ＤＲＡＭモジュールが使用可能とな
る。
の機器内にも大容量ＤＲＡＭモジュールが使用可能とな
る。
第１図は、本発明のｌ）ＲＡＭ回路モジュールのインタ
ーフェース回路図である。 第２図は、−船釣な］）ＲＡＭ回路モジュール図である
。 第５図は、従来のインターフェース回路図である。 １ ・・・ ・・・ ・・・ ＣＰＵ ７・・・・・・・・・インターフェース回路８ ・・・
・・・ ・・・ ＤＲＡＭｌ・・・・・・・・・マル
チプレクサ ２・・・・・・・・・制御回路 以 上
ーフェース回路図である。 第２図は、−船釣な］）ＲＡＭ回路モジュール図である
。 第５図は、従来のインターフェース回路図である。 １ ・・・ ・・・ ・・・ ＣＰＵ ７・・・・・・・・・インターフェース回路８ ・・・
・・・ ・・・ ＤＲＡＭｌ・・・・・・・・・マル
チプレクサ ２・・・・・・・・・制御回路 以 上
Claims (1)
- 【特許請求の範囲】 リフレッシュ動作を必要とするダイナミックＲＡＭ（Ｄ
ＲＡＭ）において、 リフレッシュサイクル時間を、プリント基板上の外部セ
レクト端子の状態によって変更できる事を特徴とする、
ダイナミックＲＡＭ回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124754A JPH0421992A (ja) | 1990-05-15 | 1990-05-15 | ダイナミックｒａｍ回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124754A JPH0421992A (ja) | 1990-05-15 | 1990-05-15 | ダイナミックｒａｍ回路モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421992A true JPH0421992A (ja) | 1992-01-24 |
Family
ID=14893292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124754A Pending JPH0421992A (ja) | 1990-05-15 | 1990-05-15 | ダイナミックｒａｍ回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0421992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037501A1 (fr) * | 2000-10-30 | 2002-05-10 | Nec Electronics Corporation | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande |
-
1990
- 1990-05-15 JP JP2124754A patent/JPH0421992A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037501A1 (fr) * | 2000-10-30 | 2002-05-10 | Nec Electronics Corporation | Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande |
| US6898142B2 (en) | 2000-10-30 | 2005-05-24 | Nec Electronics Corporation | Semiconductor memory, method for controlling refreshment of it, and method for setting memory cell array specific area for realizing the control method |
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