JPS6069895A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6069895A JPS6069895A JP58175722A JP17572283A JPS6069895A JP S6069895 A JPS6069895 A JP S6069895A JP 58175722 A JP58175722 A JP 58175722A JP 17572283 A JP17572283 A JP 17572283A JP S6069895 A JPS6069895 A JP S6069895A
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- Japan
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- output
- circuit
- power
- clock
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、外部からのクロックに同期して動作する半導
体集積回路に関し、電源投入時には外部クロックの状態
によらず常にスタンバイモードからスタートさせるよう
にするものである。
体集積回路に関し、電源投入時には外部クロックの状態
によらず常にスタンバイモードからスタートさせるよう
にするものである。
従来技術と問題点
グイナミソクＲＡＭのように、外部のコントロール回路
から与えられるチップイネーブル信号によりスタンバイ
とアクティブとに状態（モード）が切換えられる半導体
集積回路では、状態がスタンバイかアクティブかで消費
電流が著しく異なる。
から与えられるチップイネーブル信号によりスタンバイ
とアクティブとに状態（モード）が切換えられる半導体
集積回路では、状態がスタンバイかアクティブかで消費
電流が著しく異なる。
１列えば６４にビットのグイナミノクＲＡＭの１チップ
当りの消費電流は、アクティブ時には最低でｌＯ〜２０
ｍＡ（クロノフカ（Ｌ）、最高では６０ｍＡ程度（クロ
ノフカ月１．■、に切換わるとき）となるのに対し、ス
タンバイ時には５ ｍ Ａ以下（一般に２〜３ｍＡ）で
ある。
当りの消費電流は、アクティブ時には最低でｌＯ〜２０
ｍＡ（クロノフカ（Ｌ）、最高では６０ｍＡ程度（クロ
ノフカ月１．■、に切換わるとき）となるのに対し、ス
タンバイ時には５ ｍ Ａ以下（一般に２〜３ｍＡ）で
ある。
メモリシステムではこの種のチップ数１０〜数１００個
に対しコントロール回路が１つ設げられ、該コント１コ
ール回路の制御で一部のチップだけがアクティブになり
、他はスタンバイ状態に保たれる。第１図ばかがるシス
テムの概略図で１．１はコン１−ロー１レ１可路、２は
ダイナミンクＲＡＭの１チツプ（伯のチップは図示せず
） 、ＲＡＳ （Ｒｏｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂ
ｅ）はローアドレスのストローブであると共にデツプイ
ネーブルの機能も有するクロックである。メモリ２はＲ
ＡＳがＨ（ハイ）でスタンバイ、Ｌ （ロー）でアクテ
ィブとなるが、電源（＋５Ｖ）はコントロール回路１と
共通であるため、電源投入時にＲＡＳの立上りが遅れる
とメモリ２ば僅かな時間ながらＲＡＳ＝Ｌ、従ってアク
ティブとなり、この状態からスタートすることになる。
に対しコントロール回路が１つ設げられ、該コント１コ
ール回路の制御で一部のチップだけがアクティブになり
、他はスタンバイ状態に保たれる。第１図ばかがるシス
テムの概略図で１．１はコン１−ロー１レ１可路、２は
ダイナミンクＲＡＭの１チツプ（伯のチップは図示せず
） 、ＲＡＳ （Ｒｏｗ Ａｄｄｒｅｓｓ ５ｔｒｏｂ
ｅ）はローアドレスのストローブであると共にデツプイ
ネーブルの機能も有するクロックである。メモリ２はＲ
ＡＳがＨ（ハイ）でスタンバイ、Ｌ （ロー）でアクテ
ィブとなるが、電源（＋５Ｖ）はコントロール回路１と
共通であるため、電源投入時にＲＡＳの立上りが遅れる
とメモリ２ば僅かな時間ながらＲＡＳ＝Ｌ、従ってアク
ティブとなり、この状態からスタートすることになる。
コントじ１−ル回路は全ての千ノブに共通であるからこ
れらのチップがアクティブ状態からスタートするとシス
テム全体では通常動作時（大半がスタンバイしている）
の数倍の電流を消費し、電源回！／３が過負荷となって
ダウンする恐れがある。
れらのチップがアクティブ状態からスタートするとシス
テム全体では通常動作時（大半がスタンバイしている）
の数倍の電流を消費し、電源回！／３が過負荷となって
ダウンする恐れがある。
従来はこの点を回避するために電源容量を太きくしたり
、コントロール回路１の各出力が充分に立上ってからメ
モリ２の電源を立上げるような措置を講じている。
、コントロール回路１の各出力が充分に立上ってからメ
モリ２の電源を立上げるような措置を講じている。
発明の目的
本発明は、ダイナミックＲＡＭのように外部クロックを
受けて動作する半導体集積回路側に、電源投入時は外部
クロックの状態によらずスタンバイ状態からスタートす
る回路を付加することで、電源の容量を低減し且つ構成
も簡単にするものである。
受けて動作する半導体集積回路側に、電源投入時は外部
クロックの状態によらずスタンバイ状態からスタートす
る回路を付加することで、電源の容量を低減し且つ構成
も簡単にするものである。
発明の構成
本発明は、スタンバイモードとアクティブモードを有し
、外部から与えられるクロックに同期して該モードを切
換える半導体集積回路において、電源投入時は該クロッ
クの状態によらずスタンバイモードからスタートさセ、
以後該クロックを複数回変化させることによりアクティ
ブモー１−への移行を可能とする電源投入時モード制御
回路を設けてなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
、外部から与えられるクロックに同期して該モードを切
換える半導体集積回路において、電源投入時は該クロッ
クの状態によらずスタンバイモードからスタートさセ、
以後該クロックを複数回変化させることによりアクティ
ブモー１−への移行を可能とする電源投入時モード制御
回路を設けてなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例を示す回路図で、ダイナミッ
クＲＡＭにおｌる外部クロック入力部を示すものである
。同図において、２１は外部クロックＲＡＳがＴＴＬレ
ヘルであるので、それをＭＯＳレヘルに変換する既設の
入力回路である。この入力回路は、負荷トランジスタＱ
＋と駆動トランジスタＱ２からなるインバータで、通常
動作時には外部クロックＲＡＳを反転して内部クロック
ＲＡＳにする。この入力回路２１以外が本例により追加
した回路で、Ｑ３は電源投入時にオンとなっ−（入力回
路２１の出力ＯＵＴ （内部クロックＲＡＳ）を強制的
にＬに落とすトランジスタである。
クＲＡＭにおｌる外部クロック入力部を示すものである
。同図において、２１は外部クロックＲＡＳがＴＴＬレ
ヘルであるので、それをＭＯＳレヘルに変換する既設の
入力回路である。この入力回路は、負荷トランジスタＱ
＋と駆動トランジスタＱ２からなるインバータで、通常
動作時には外部クロックＲＡＳを反転して内部クロック
ＲＡＳにする。この入力回路２１以外が本例により追加
した回路で、Ｑ３は電源投入時にオンとなっ−（入力回
路２１の出力ＯＵＴ （内部クロックＲＡＳ）を強制的
にＬに落とすトランジスタである。
２２はこのトランジスタＱ３を電源没入時にオンにずろ
ラッチ回路、２３は′電源投入後クロックＲＫ＼が数回
変化した時点で該ラッチ回路をリセノＩ−する回路であ
る。
ラッチ回路、２３は′電源投入後クロックＲＫ＼が数回
変化した時点で該ラッチ回路をリセノＩ−する回路であ
る。
ランチ回ｂ’＆ ２２はノーｉ′ケ−Ｉ Ｎ ＋ 、イ
ンバータ１１および容１７） Ｃ１からなり、ノアゲー
トＮｌの出力をインバータＩ＋に入力し、その反転出力
をノアゲートＮ１の一方の入力■に帰還する構成をとる
。容量ＣＩはこの人力のの変化を遅延させる。
ンバータ１１および容１７） Ｃ１からなり、ノアゲー
トＮｌの出力をインバータＩ＋に入力し、その反転出力
をノアゲートＮ１の一方の入力■に帰還する構成をとる
。容量ＣＩはこの人力のの変化を遅延させる。
リセント回路２３はインバータＩ２．Ｉ３、容量Ｃ２お
よびノアゲートＮ２からなり、ノアゲートＮ２の出力を
ノアケートＮ１の他方の人力■に与える。インバータＩ
２はＲＡＳを反転Ｕ７、その出力をノアゲートＮ２の一
方の入力に与える。インバータＩ３はインバータＩ２の
出力を更に反転し、その出力で遅延用の容■Ｃ２を充放
電する。ノアゲー） Ｎ ２の他方の入力はこの容量の
充電電圧である。
よびノアゲートＮ２からなり、ノアゲートＮ２の出力を
ノアケートＮ１の他方の人力■に与える。インバータＩ
２はＲＡＳを反転Ｕ７、その出力をノアゲートＮ２の一
方の入力に与える。インバータＩ３はインバータＩ２の
出力を更に反転し、その出力で遅延用の容■Ｃ２を充放
電する。ノアゲー） Ｎ ２の他方の入力はこの容量の
充電電圧である。
動作を説明する。電源投入時は全てのノートがＬから」
二昇しようとするが、ノアケートＮ＋の入力■、■と１
」ｉ力■に注目すると、入力■は容量Ｃ１のために立上
りが最も遅い。また人力■は後述するリセノ１−回路２
３の動作でしば゛らくの間りに保たれる。従っ−（、出
力■が最先にＩＩになり得るので、ラッチ回１＋１１８
２２はこのレヘルを保持するように帰還がかかる。ラッ
チ回１１２２の出力■が■］であると１−ランジスタＱ
３はオンするので、入力回路２１の出力ＯＵ Ｔは、仮
にＲＡＳがして１−ランシスタＱ２がオフであっても強
制的にＬに保たれる。このＯ［Ｊ Ｔ＝ １．はＲＡ
Ｓ ＝ Ｈに対応するレヘルで、内部的にスタンバイモ
ードを指示する。
二昇しようとするが、ノアケートＮ＋の入力■、■と１
」ｉ力■に注目すると、入力■は容量Ｃ１のために立上
りが最も遅い。また人力■は後述するリセノ１−回路２
３の動作でしば゛らくの間りに保たれる。従っ−（、出
力■が最先にＩＩになり得るので、ラッチ回１＋１１８
２２はこのレヘルを保持するように帰還がかかる。ラッ
チ回１１２２の出力■が■］であると１−ランジスタＱ
３はオンするので、入力回路２１の出力ＯＵ Ｔは、仮
にＲＡＳがして１−ランシスタＱ２がオフであっても強
制的にＬに保たれる。このＯ［Ｊ Ｔ＝ １．はＲＡ
Ｓ ＝ Ｈに対応するレヘルで、内部的にスタンバイモ
ードを指示する。
リセット回路２３はランチ回路２２の出力■をＬに戻ず
動作をする。電源投入時にはＲＡＳがＬまたはＬからＩ
１へ立上るので、少なくともＲＡＳがＩ、と見做される
期間はインバータＩ２の出力はＨである。ｆｆｆｉって
インバータＩ３の出力はしてあり、これば容ｌｃ２によ
っζも確保される。従って、この立上り期間はノアゲー
１− Ｎ ２の出力■む」Ｌに保たれる。
動作をする。電源投入時にはＲＡＳがＬまたはＬからＩ
１へ立上るので、少なくともＲＡＳがＩ、と見做される
期間はインバータＩ２の出力はＨである。ｆｆｆｉって
インバータＩ３の出力はしてあり、これば容ｌｃ２によ
っζも確保される。従って、この立上り期間はノアゲー
１− Ｎ ２の出力■む」Ｌに保たれる。
ノアリー−１・Ｎ２の出力■がＨになるとラッチ回Ｉｌ
′８２２がり七ソトされるが、その条イノ１はノアゲー
トＮ２の２人力か共に１７になる時点である。つまり、
「ｖＳ カ１１ 、 イアバー ９１２ （７）出力力
ｌ−、インバータ１３の出力がｔｌになって容量Ｃ２が
充電されるとノアゲー１−Ｎｐの２人力はＨとＬになる
ので、出力■は依然としてＬを保つ。しかしクロックＦ
Ｘ玉をＨ，ｌ−に変化させるとＶＷ否はり。
′８２２がり七ソトされるが、その条イノ１はノアゲー
トＮ２の２人力か共に１７になる時点である。つまり、
「ｖＳ カ１１ 、 イアバー ９１２ （７）出力力
ｌ−、インバータ１３の出力がｔｌになって容量Ｃ２が
充電されるとノアゲー１−Ｎｐの２人力はＨとＬになる
ので、出力■は依然としてＬを保つ。しかしクロックＦ
Ｘ玉をＨ，ｌ−に変化させるとＶＷ否はり。
Ｉ２の出力はＨ，Ｉ３の出力はＬ、の状態があり、次い
でＲＡＳはＨ，Ｉ２の出力はり、Ｉ：Ｉの出力は依然り
の状態があり （Ｃ２による遅延に依る）、このときノ
アゲー１−Ｎ２の出力はｆ■になり、ランチ回路２２は
これを取込め、リセット状態になる。
でＲＡＳはＨ，Ｉ２の出力はり、Ｉ：Ｉの出力は依然り
の状態があり （Ｃ２による遅延に依る）、このときノ
アゲー１−Ｎ２の出力はｆ■になり、ランチ回路２２は
これを取込め、リセット状態になる。
ランチ回路２２がリセソ１−されるとトランジスタＱ３
はオフになり、以後入力回路２１の出力ＯＵＴはクロッ
クＲＡＳの変化に従うことになる。上記と逆に電源投入
時のＲＡＳの立上りか速く倉で入力してきたときは、初
期状態でトランジスタＱ２がオンする他は回路動作に差
はない。
はオフになり、以後入力回路２１の出力ＯＵＴはクロッ
クＲＡＳの変化に従うことになる。上記と逆に電源投入
時のＲＡＳの立上りか速く倉で入力してきたときは、初
期状態でトランジスタＱ２がオンする他は回路動作に差
はない。
従って、本発明を第１図で説明したメモリシステムに適
用すると、電源投入時は全てのチップがスタンバイ状態
となり、その１＆ＲＡ Ｓを数回変化させると以後各チ
ップは各々に供給されるＲ Ａ ＳのＩ（、Ｌに従かう
状態へ移行する。尚水回路があっても、−基アクチイブ
状態となった後のチップばｌ？ Ａ Ｓ ＝ Ｈでスタ
ンバイとなり、また「τ１−りでＩクチイブとなること
は勿論であり、通常動作に支障はない。
用すると、電源投入時は全てのチップがスタンバイ状態
となり、その１＆ＲＡ Ｓを数回変化させると以後各チ
ップは各々に供給されるＲ Ａ ＳのＩ（、Ｌに従かう
状態へ移行する。尚水回路があっても、−基アクチイブ
状態となった後のチップばｌ？ Ａ Ｓ ＝ Ｈでスタ
ンバイとなり、また「τ１−りでＩクチイブとなること
は勿論であり、通常動作に支障はない。
発明のすＪ果
ツ七述べたように本発明によれば、外部から与えられる
り１コ・ツクに同期して動作する半導体集積回路を、電
源投入時は當にスタン）＜イ状態からスタートさせるこ
とができるので、電源容量を増大させる必要がなく、ま
た該クロックを発生ずる回路との間に電源車」−りの時
間差を持たせる必要もなく、電源回路の構成が節単にな
る利点がある。
り１コ・ツクに同期して動作する半導体集積回路を、電
源投入時は當にスタン）＜イ状態からスタートさせるこ
とができるので、電源容量を増大させる必要がなく、ま
た該クロックを発生ずる回路との間に電源車」−りの時
間差を持たせる必要もなく、電源回路の構成が節単にな
る利点がある。
第１図はグイナミソクＲＡＭチップを多数用いるシステ
ムの説明図、第２図は本発明の一実施例を示す要部回路
図である。 図中、１ばコンｌ−ロール回路、２ばダイナミックｌ’
？ＡＭ （半導体集積回路）、２１はその入力回路、２
２はランチ回路、２３はリセット回路、Ｑ３はトランジ
スタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１目 （ａ） 峨 一一一）−一一１
ムの説明図、第２図は本発明の一実施例を示す要部回路
図である。 図中、１ばコンｌ−ロール回路、２ばダイナミックｌ’
？ＡＭ （半導体集積回路）、２１はその入力回路、２
２はランチ回路、２３はリセット回路、Ｑ３はトランジ
スタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１目 （ａ） 峨 一一一）−一一１
Claims (2)
- （１）スタンバイモードとアクティブモードを有し、外
部から与えられるクロックに同期して該モードを切換え
る半導体集積回路において、電源投入時は該クロックの
状態によらずスタンバイモードからスタートさせ、以後
該クロックを複数回変化さ一已るごとによりアクティブ
モードへの移行を可能とする電源投入時モード制御回路
を設けてなることを特徴とする半導体集積回路。 - （２）電源投入時モード制御回路が、外部から与えられ
るり１：Ｉツクを取り込む人力回１７３と、電源投入時
は雷に一定の出力状態になるランチ回路と、該ラッチ回
路の出力で電源投入時は該入力回路の出力を強制的にス
タンバイモード側にするｌ−ランジスタと、該クロノク
力’？Ｕ数回変化した時点で該ランチ回路の状態を反転
させるリセット回路とからなることを特徴とする特許請
求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175722A JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175722A JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069895A true JPS6069895A (ja) | 1985-04-20 |
| JPH0430120B2 JPH0430120B2 (ja) | 1992-05-20 |
Family
ID=16001090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175722A Granted JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069895A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621184A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPS63122087A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | ダイナミツク型記憶装置 |
| US5402010A (en) * | 1992-05-07 | 1995-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device including internal circuit having both states of active/precharge |
| US6373328B2 (en) | 1998-12-21 | 2002-04-16 | Fairchild Semiconductor Corporation | Comparator circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482938A (en) * | 1977-11-25 | 1979-07-02 | Ncr Co | Volatile memory operation system |
| JPS5577096A (en) * | 1978-12-06 | 1980-06-10 | Ricoh Co Ltd | Ccd memory drive system |
| JPS58128089A (ja) * | 1981-12-26 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-09-22 JP JP58175722A patent/JPS6069895A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482938A (en) * | 1977-11-25 | 1979-07-02 | Ncr Co | Volatile memory operation system |
| JPS5577096A (en) * | 1978-12-06 | 1980-06-10 | Ricoh Co Ltd | Ccd memory drive system |
| JPS58128089A (ja) * | 1981-12-26 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621184A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPS63122087A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | ダイナミツク型記憶装置 |
| US5402010A (en) * | 1992-05-07 | 1995-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device including internal circuit having both states of active/precharge |
| US6373328B2 (en) | 1998-12-21 | 2002-04-16 | Fairchild Semiconductor Corporation | Comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430120B2 (ja) | 1992-05-20 |
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