JPH0430120B2 - - Google Patents
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- Publication number
- JPH0430120B2 JPH0430120B2 JP58175722A JP17572283A JPH0430120B2 JP H0430120 B2 JPH0430120 B2 JP H0430120B2 JP 58175722 A JP58175722 A JP 58175722A JP 17572283 A JP17572283 A JP 17572283A JP H0430120 B2 JPH0430120 B2 JP H0430120B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- power
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、外部からのクロツクに同期して動作
する半導体集積回路に関し、電源投入時には外部
クロツク状態によらず常にスタンバイモードから
スタートさせるようにするものである。
する半導体集積回路に関し、電源投入時には外部
クロツク状態によらず常にスタンバイモードから
スタートさせるようにするものである。
従来技術と問題点
ダイナミツクRAMのように、外部のコントロ
ール回路から与えられるチツプイネーブル信号に
よりスタンバイとアクテイブとに状態（モード）
が切換えられる半導体集積回路では、状態がスタ
ンバイかアクテイブかで消費電流が著しく異な
る。例えば64KビツトのダイナミツクRAMの１
チツプ当りの消費電流は、アクテイブ時には最低
で10〜20ｍＡ（クロツクがＬ）、最高では60ｍＡ程
度（クロツクがＨ、Ｌに切換わるとき）となるの
に対し、スタンバイ時には５ｍＡ以下（一般に２
〜３ｍＡ）である。
ール回路から与えられるチツプイネーブル信号に
よりスタンバイとアクテイブとに状態（モード）
が切換えられる半導体集積回路では、状態がスタ
ンバイかアクテイブかで消費電流が著しく異な
る。例えば64KビツトのダイナミツクRAMの１
チツプ当りの消費電流は、アクテイブ時には最低
で10〜20ｍＡ（クロツクがＬ）、最高では60ｍＡ程
度（クロツクがＨ、Ｌに切換わるとき）となるの
に対し、スタンバイ時には５ｍＡ以下（一般に２
〜３ｍＡ）である。
メモリシステムではこの種のチツプ数10〜数
100個に対しコントロール回路が１つ設けられ、
該コントロール回路の制御で一部のチツプだけが
アクテイブになり、他はスタンバイ状態に保たれ
る。第１図はかかるシステムの概略図で、１はコ
ントロール回路、２はダイナミツクRAMの１チ
ツプ（他のチツプは図示せず）、（Row
Address Strobe）はローアドレスのストローブ
であると共にチツプイネーブルの機能も有するク
ロツクである。メモリ２はがＨ（ハイ）でス
タンバイ、Ｌ（ロー）でアクテイブとなるが、電
源（＋5V）はコントロール回路１と共通である
ため、電源投入時にの立上りが遅れるとメ
モリ２は僅かな時間ながら＝Ｌ、従つてア
クテイブとなり、この状態からスタートすること
になる。コントロール回路は全てのチツプに共通
であるからこれらのチツプがアクテイブ状態から
スタートするとシステム全体では通常動作時（大
半がスタンバイしている）の数倍の電流を消費
し、電源回路が過負荷となつてダウンする恐れが
ある。
100個に対しコントロール回路が１つ設けられ、
該コントロール回路の制御で一部のチツプだけが
アクテイブになり、他はスタンバイ状態に保たれ
る。第１図はかかるシステムの概略図で、１はコ
ントロール回路、２はダイナミツクRAMの１チ
ツプ（他のチツプは図示せず）、（Row
Address Strobe）はローアドレスのストローブ
であると共にチツプイネーブルの機能も有するク
ロツクである。メモリ２はがＨ（ハイ）でス
タンバイ、Ｌ（ロー）でアクテイブとなるが、電
源（＋5V）はコントロール回路１と共通である
ため、電源投入時にの立上りが遅れるとメ
モリ２は僅かな時間ながら＝Ｌ、従つてア
クテイブとなり、この状態からスタートすること
になる。コントロール回路は全てのチツプに共通
であるからこれらのチツプがアクテイブ状態から
スタートするとシステム全体では通常動作時（大
半がスタンバイしている）の数倍の電流を消費
し、電源回路が過負荷となつてダウンする恐れが
ある。
従来はこの点を回避するために電源容量を大き
くしたり、コントロール回路１の各出力が充分に
立上つてからメモリ２の電源を立上げるような措
置を講じている。
くしたり、コントロール回路１の各出力が充分に
立上つてからメモリ２の電源を立上げるような措
置を講じている。
発明の目的
本発明は、ダイナミツクRAMのように外部ク
ロツクを受けて動作する半導体集積回路側に、電
源投入時は外部クロツクの状態によらずスタンバ
イ状態からスタートする回路を付加することで、
電源の容量を低減し且つ構成も簡単にするもので
ある。
ロツクを受けて動作する半導体集積回路側に、電
源投入時は外部クロツクの状態によらずスタンバ
イ状態からスタートする回路を付加することで、
電源の容量を低減し且つ構成も簡単にするもので
ある。
発明の構成
本発明は、アクテイブモードと、該アクテイブ
モードよりも低消費電力状態となるスタンバイモ
ードを有し、 外部から与えられるクロツクに同期して該モー
ドを切替える半導体集積回路において、 電源投入時は該クロツクの状態によらず該スタ
ンバイモードからスタートさせ、以後該クロツク
を複数回変化させることによりアクテイブモード
への移行を可能とする電源投入時モード制御回路
を設けてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
モードよりも低消費電力状態となるスタンバイモ
ードを有し、 外部から与えられるクロツクに同期して該モー
ドを切替える半導体集積回路において、 電源投入時は該クロツクの状態によらず該スタ
ンバイモードからスタートさせ、以後該クロツク
を複数回変化させることによりアクテイブモード
への移行を可能とする電源投入時モード制御回路
を設けてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例を示す回路図で、ダ
イナミツクRAMにおける外部クロツク入力部を
示すものである。同図において、２１は外部クロ
ツクがTTLレベルであるので、それをMOS
レベルに変換する既設の入力回路である。この入
力回路は、負荷トランジスタQ1と駆動トランジ
スタQ2からなるインバータで、通常動作時には
外部クロツクを反転して内部クロツクRAS
にする。この入力回路２１以外が本例により追加
した回路で、Q3は電源投入時にオンとなつて入
力回路２１の出力OUT（内部クロツクRAS）を
強制的にＬに落とすトランジスタである。２２は
このトランジスタQ3を電源投入時にオンにする
ラツチ回路、２３は電源投入後クロツクが
数回変化した時点で該ラツチ回路をリセツトする
回路である。
イナミツクRAMにおける外部クロツク入力部を
示すものである。同図において、２１は外部クロ
ツクがTTLレベルであるので、それをMOS
レベルに変換する既設の入力回路である。この入
力回路は、負荷トランジスタQ1と駆動トランジ
スタQ2からなるインバータで、通常動作時には
外部クロツクを反転して内部クロツクRAS
にする。この入力回路２１以外が本例により追加
した回路で、Q3は電源投入時にオンとなつて入
力回路２１の出力OUT（内部クロツクRAS）を
強制的にＬに落とすトランジスタである。２２は
このトランジスタQ3を電源投入時にオンにする
ラツチ回路、２３は電源投入後クロツクが
数回変化した時点で該ラツチ回路をリセツトする
回路である。
ラツチ回路２２はノアゲートN1、インバータ
I1および容量C1からなり、ノアゲートN1の出力
をインバータI1に入力し、その反転出力をノアゲ
ートN1の一方の入力に帰還する構成をとる。
容量C1はこの入力の変化を遅延させる。リセ
ツト回路２３はインバータI2，I3、容量C2および
ノアゲートN2からなり、ノアゲートN2の出力を
ノアゲートN1の他方の入力に与える。インバ
ータI2はを反転し、その出力をノアゲート
N2の一方の入力に与える。インバータI3はイン
バータI2の出力を更に反転し、その出力で遅延用
の容量C2を充放電する。ノアゲートN2の他方の
入力はこの容量の充電電圧である。
I1および容量C1からなり、ノアゲートN1の出力
をインバータI1に入力し、その反転出力をノアゲ
ートN1の一方の入力に帰還する構成をとる。
容量C1はこの入力の変化を遅延させる。リセ
ツト回路２３はインバータI2，I3、容量C2および
ノアゲートN2からなり、ノアゲートN2の出力を
ノアゲートN1の他方の入力に与える。インバ
ータI2はを反転し、その出力をノアゲート
N2の一方の入力に与える。インバータI3はイン
バータI2の出力を更に反転し、その出力で遅延用
の容量C2を充放電する。ノアゲートN2の他方の
入力はこの容量の充電電圧である。
動作を説明する。電源投入時は全てのノードが
Ｌから上昇しようとするが、ノアゲートN1の入
力，と出力に注目すると、入力は容量
C1のために立上りが最も遅い。また入力は後
述するリセツト回路２３の動作でしばらくの間Ｌ
に保たれる。従つて、出力が最先にＨになり得
るので、ラツチ回路２２はこのレベルを保持する
ように帰還がかかる。ラツチ回路２２の出力が
ＨであるとトランジスタQ3はオンするので、入
力回路２１の出力OUTは、仮にがＬでトラ
ンジスタQ2がオフであつても強制的にＬに保た
れる。このOUT＝Ｌは＝Ｈに対応するレベ
ルで、内部的にスタンバイモードを指示する。
Ｌから上昇しようとするが、ノアゲートN1の入
力，と出力に注目すると、入力は容量
C1のために立上りが最も遅い。また入力は後
述するリセツト回路２３の動作でしばらくの間Ｌ
に保たれる。従つて、出力が最先にＨになり得
るので、ラツチ回路２２はこのレベルを保持する
ように帰還がかかる。ラツチ回路２２の出力が
ＨであるとトランジスタQ3はオンするので、入
力回路２１の出力OUTは、仮にがＬでトラ
ンジスタQ2がオフであつても強制的にＬに保た
れる。このOUT＝Ｌは＝Ｈに対応するレベ
ルで、内部的にスタンバイモードを指示する。
リセツト回路２３はラツチ回路２２の出力を
Ｌに戻す動作をする。電源投入時にはがＬ
またはＬからＨへ立上るので、少なくとも
がＬと見做される期間はインバータI2の出力はＨ
である。従つてインバータI3の出力はＬであり、
これは容量C2によつても確保される。従つて、
この立上り期間はノアゲートN2の出力はＬに
保たれる。
Ｌに戻す動作をする。電源投入時にはがＬ
またはＬからＨへ立上るので、少なくとも
がＬと見做される期間はインバータI2の出力はＨ
である。従つてインバータI3の出力はＬであり、
これは容量C2によつても確保される。従つて、
この立上り期間はノアゲートN2の出力はＬに
保たれる。
ノアゲートN2の出力がＨになるとラツチ回
路２２がリセツトされるが、その条件はノアゲー
トN2の２入力が共にＬになる時点である。つま
り、がＨ、インバータI2の出力がＬ、インバ
ータI3の出力がＨになつて容量C2が充電されると
ノアゲートN2の２入力はＨとＬになるので、出
力は依然としてＬを保つ。しかしクロツク
RASをＨ，Ｌに変化させるとはＬ，I2の出
力はＨ，I3の出力はＬの状態があり、次いで
はＨ，I2の出力はＬ，I3の出力は依然Ｌの状態が
あり（C2による遅延に依る）、このときノアゲー
トN2の出力はＨになり、ラツチ回路２２はこれ
を取込み、リセツト状態になる。ラツチ回路２２
がリセツトされるとトランジスタQ3はオフにな
り、以後入力回路２１の出力OUTはクロツク
RASの変化に従うことになる。上記と逆に電源
投入時のの立上りが速くＨで入力してきた
ときは、初期状態でトランジスタQ2がオンする
他は回路動作に差はない。
路２２がリセツトされるが、その条件はノアゲー
トN2の２入力が共にＬになる時点である。つま
り、がＨ、インバータI2の出力がＬ、インバ
ータI3の出力がＨになつて容量C2が充電されると
ノアゲートN2の２入力はＨとＬになるので、出
力は依然としてＬを保つ。しかしクロツク
RASをＨ，Ｌに変化させるとはＬ，I2の出
力はＨ，I3の出力はＬの状態があり、次いで
はＨ，I2の出力はＬ，I3の出力は依然Ｌの状態が
あり（C2による遅延に依る）、このときノアゲー
トN2の出力はＨになり、ラツチ回路２２はこれ
を取込み、リセツト状態になる。ラツチ回路２２
がリセツトされるとトランジスタQ3はオフにな
り、以後入力回路２１の出力OUTはクロツク
RASの変化に従うことになる。上記と逆に電源
投入時のの立上りが速くＨで入力してきた
ときは、初期状態でトランジスタQ2がオンする
他は回路動作に差はない。
従つて、本発明を第１図で説明したメモリシス
テムに適用すると、電源投入時は全てのチツプが
スタンバイ状態となり、その後を数回変化
させると以後各チツプは各々に供給される
のＨ，Ｌに従がう状態へ移行する。尚本回路があ
つても、一旦アクテイブ状態となつた後のチツプ
は＝Ｈでスタンバイとなり、また＝Ｌ
でアクテイブとなることは勿論であり、通常動作
に支障はない。
テムに適用すると、電源投入時は全てのチツプが
スタンバイ状態となり、その後を数回変化
させると以後各チツプは各々に供給される
のＨ，Ｌに従がう状態へ移行する。尚本回路があ
つても、一旦アクテイブ状態となつた後のチツプ
は＝Ｈでスタンバイとなり、また＝Ｌ
でアクテイブとなることは勿論であり、通常動作
に支障はない。
発明の効果
以上述べたように本発明によれば、外部から与
えられるクロツクに同期して動作する半導体集積
回路を、電源投入時は常にスタンバイ状態からス
タートさせることができるので、電源容量を増大
させる必要がなく、また該クロツクを発生する回
路との間に電源立上りの時間差を持たせる必要も
なく、電源回路の構成が簡単になる利点がある。
えられるクロツクに同期して動作する半導体集積
回路を、電源投入時は常にスタンバイ状態からス
タートさせることができるので、電源容量を増大
させる必要がなく、また該クロツクを発生する回
路との間に電源立上りの時間差を持たせる必要も
なく、電源回路の構成が簡単になる利点がある。
第１図はダイナミツクRAMチツプを多数用い
るシステムの説明図、第２図は本発明の一実施例
を示す要部回路図である。 図中、１はコントロール回路、２はダイナミツ
クRAM（半導体集積回路）、２１はその入力回
路、２２はラツチ回路、２３はリセツト回路、
Q3はトランジスタである。
るシステムの説明図、第２図は本発明の一実施例
を示す要部回路図である。 図中、１はコントロール回路、２はダイナミツ
クRAM（半導体集積回路）、２１はその入力回
路、２２はラツチ回路、２３はリセツト回路、
Q3はトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ アクテイブモードと、該アクテイブモードよ
りも低消費電力状態となるスタンバイモードを有
し、 外部から与えられるクロツクに同期して該モー
ドを切替える半導体集積回路において、 電源投入時は該クロツクの状態によらず該スタ
ンバイモードからスタートさせ、以後該クロツク
を複数回変化させることによりアクテイブモード
への移行を可能とする電源投入時モード制御回路
を設けてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175722A JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175722A JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6069895A JPS6069895A (ja) | 1985-04-20 |
| JPH0430120B2 true JPH0430120B2 (ja) | 1992-05-20 |
Family
ID=16001090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175722A Granted JPS6069895A (ja) | 1983-09-22 | 1983-09-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069895A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109706B2 (ja) * | 1985-06-26 | 1995-11-22 | 株式会社日立製作所 | ダイナミック型ｒａｍ |
| JPH0789434B2 (ja) * | 1986-11-12 | 1995-09-27 | 日本電気株式会社 | ダイナミツク型記憶装置 |
| JP3192751B2 (ja) * | 1992-05-07 | 2001-07-30 | 株式会社東芝 | 半導体装置 |
| EP1014547A3 (en) | 1998-12-21 | 2000-11-15 | Fairchild Semiconductor Corporation | Low-current charge pump system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482938A (en) * | 1977-11-25 | 1979-07-02 | Ncr Co | Volatile memory operation system |
| JPS5577096A (en) * | 1978-12-06 | 1980-06-10 | Ricoh Co Ltd | Ccd memory drive system |
| JPS58128089A (ja) * | 1981-12-26 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-09-22 JP JP58175722A patent/JPS6069895A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482938A (en) * | 1977-11-25 | 1979-07-02 | Ncr Co | Volatile memory operation system |
| JPS5577096A (en) * | 1978-12-06 | 1980-06-10 | Ricoh Co Ltd | Ccd memory drive system |
| JPS58128089A (ja) * | 1981-12-26 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6069895A (ja) | 1985-04-20 |
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