JPS63122087A - ダイナミツク型記憶装置 - Google Patents
ダイナミツク型記憶装置Info
- Publication number
- JPS63122087A JPS63122087A JP61270124A JP27012486A JPS63122087A JP S63122087 A JPS63122087 A JP S63122087A JP 61270124 A JP61270124 A JP 61270124A JP 27012486 A JP27012486 A JP 27012486A JP S63122087 A JPS63122087 A JP S63122087A
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- JP
- Japan
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- circuit
- power
- resistor
- capacitor
- turning
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- Granted
Links
- 239000000758 substrate Substances 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000007493 shaping process Methods 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000000415 inactivating effect Effects 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミック型記憶装置、例えば半導体基板上
に集積化されたダイナミック型記憶装置に関する。
に集積化されたダイナミック型記憶装置に関する。
（従来の技術）
従来、この種のダイナミック型記憶装置としては、例え
ば日本電気株式会社製のμＰＤ４１６４Ｃが知られてお
り、このダイナミック型記憶装置はＰ型の半導体基板に
ＮチャンネルＭＯ３）ランジスタを多数形成し、これら
のＭＯＳ）ランジスタてメモリセルアレイと該メモリセ
ルアレイの機能に必要な周辺回路とを構成している。か
かる従来のダイナミック型記憶装置にあっては、使用時
に半導体基板を負にバイアスして各ＭＯＳ）ランジスタ
をエンハンスメントモードで動作させている。
ば日本電気株式会社製のμＰＤ４１６４Ｃが知られてお
り、このダイナミック型記憶装置はＰ型の半導体基板に
ＮチャンネルＭＯ３）ランジスタを多数形成し、これら
のＭＯＳ）ランジスタてメモリセルアレイと該メモリセ
ルアレイの機能に必要な周辺回路とを構成している。か
かる従来のダイナミック型記憶装置にあっては、使用時
に半導体基板を負にバイアスして各ＭＯＳ）ランジスタ
をエンハンスメントモードで動作させている。
（発明が解決しようとする問題点）
上述した従来のダイナミック型記憶装置は基板に負のバ
イアス電圧を供給する基板電圧発生回路を有し、電源投
入後には基板を負にバイアスしてＭＯＳ）ランジスタを
エンハンスメントモードで動作させている。ところが、
この基板電位は電源投入後すぐには安定化しないことか
らこの種のダイナミック型記憶装置は電源投入後１００
μｓ以上経過しなければ正常に動作しない。（例えば、
上記μＰＤ４１６４Ｃの取扱説明書には、「電源投入時
には、電源投入後１００μｓ以上たってからＲＡＳ （
バー）クロックを人力するダミーサイクルを８サイクル
入れて下さい」と記載されている。）これを無視すると
、メモリを構成するトランジスタがデプレッションモー
ドで動作するのでメモリに異常電流が流れ、メモリを含
むシステムの消費電力の増大をもたらすだけでなく、長
期的には信頼性の低下を招くという問題点があった。
イアス電圧を供給する基板電圧発生回路を有し、電源投
入後には基板を負にバイアスしてＭＯＳ）ランジスタを
エンハンスメントモードで動作させている。ところが、
この基板電位は電源投入後すぐには安定化しないことか
らこの種のダイナミック型記憶装置は電源投入後１００
μｓ以上経過しなければ正常に動作しない。（例えば、
上記μＰＤ４１６４Ｃの取扱説明書には、「電源投入時
には、電源投入後１００μｓ以上たってからＲＡＳ （
バー）クロックを人力するダミーサイクルを８サイクル
入れて下さい」と記載されている。）これを無視すると
、メモリを構成するトランジスタがデプレッションモー
ドで動作するのでメモリに異常電流が流れ、メモリを含
むシステムの消費電力の増大をもたらすだけでなく、長
期的には信頼性の低下を招くという問題点があった。
それて、本発明の目的は電源投入時に不所望の異常電流
を防止し消費電力の少ないダイナミック型記憶装置を提
供するものである。
を防止し消費電力の少ないダイナミック型記憶装置を提
供するものである。
（問題点を解決するための手段、作用および効果）第２
図（Ａ）、（Ｂ）には６４Ｋｂ ｉ ｔダイナミックラ
ンダムアクセスメモリ装置の電源投入直後に流れる電源
電流がチップ活性化信号を含むクロック入力（ＲＡＳ
（バー）、ＣＡＳ （バー）、ＷＥ （バー））の電圧
レベルに依存していることを示している。図中、Ｉｃｅ
（Ａ）は入力電圧をロウレベル（活性化状態）にした時
の電源電流を、Ｉｃｅ（Ｂ）は入力電圧をハイレベル（
非活性状態、スタンバイ状態）にしたときの電源電流値
をそれぞれ示している。上記Ｉ ｃ ｅ （Ａ）と Ｉ
ｃｅ（Ｂ）とを比較すると、電源投入時にチップ活性化
信号をハイレベル（非活性状態）に設定すれば電源電流
値を減少させることができ、大きな突入電流も流れない
ことが理解できる。
図（Ａ）、（Ｂ）には６４Ｋｂ ｉ ｔダイナミックラ
ンダムアクセスメモリ装置の電源投入直後に流れる電源
電流がチップ活性化信号を含むクロック入力（ＲＡＳ
（バー）、ＣＡＳ （バー）、ＷＥ （バー））の電圧
レベルに依存していることを示している。図中、Ｉｃｅ
（Ａ）は入力電圧をロウレベル（活性化状態）にした時
の電源電流を、Ｉｃｅ（Ｂ）は入力電圧をハイレベル（
非活性状態、スタンバイ状態）にしたときの電源電流値
をそれぞれ示している。上記Ｉ ｃ ｅ （Ａ）と Ｉ
ｃｅ（Ｂ）とを比較すると、電源投入時にチップ活性化
信号をハイレベル（非活性状態）に設定すれば電源電流
値を減少させることができ、大きな突入電流も流れない
ことが理解できる。
本発明は上記知見に基づきなされたものであり、複数の
セルからなるメモリセルアレイと、外部から供給される
チップ活性化信号に基づき活性化され基板に一定のバイ
アス電圧を供給する基板電圧発生回路を含む周辺回路と
を備えたダイナミック型記憶装置において、上記周辺回
路に電源投入後所定時間の間上記チップ活性化信号を非
活性化する回路を含めたことを特徴としている。
セルからなるメモリセルアレイと、外部から供給される
チップ活性化信号に基づき活性化され基板に一定のバイ
アス電圧を供給する基板電圧発生回路を含む周辺回路と
を備えたダイナミック型記憶装置において、上記周辺回
路に電源投入後所定時間の間上記チップ活性化信号を非
活性化する回路を含めたことを特徴としている。
かかる構成のダイナミック型記憶装置は電源投入時に所
定時間の間上記チップ活性化信号が非活性化されるので
電源投入時の消費電力を減少させることができるという
効果が得られる。
定時間の間上記チップ活性化信号が非活性化されるので
電源投入時の消費電力を減少させることができるという
効果が得られる。
（実施例）
第１図は本発明を６４Ｋｂ ｉ ｔダイナミックランダ
ムアクセスメモリ装置に適用した例を示す図であり、１
はＲＡＳ （、バー）パワーオンリセット回路を、２は
メモリセルアレイを示している。このＲＡＳ （バー）
パワーオンリセット回路があらたに付加された構成であ
る。第３図は第１図中のＲＡＳ （バー）パワーオンリ
セット回路１の具体的な構成を示している。同図中、Ｃ
はキャパシタ、Ｒは抵抗体、Ｇ１は波形整形回路または
コンパレータ、Ｇ２はナントゲート、Ｇ３はオアゲート
、ＲＡＳ（バー）はチップ活性化信号をそれぞれ示して
いる。第４図は第３図に示された回路の動作タイミング
チャート図である。第３図と第４図とを参照しつつ本実
施例の動作を説明する。なお、ＲＡＳ（バー）パワーオ
ンリセット回路１は電源投入直後のみ作動する。電源電
圧が立ち上がった直後は上記キャパシタＣと抵抗体Ｒと
て構成される０８回路のノードＡ、またはノードＡ−は
ロウレベルであり、ナンドゲー）Ｇ２とオアゲートＧ３
よりなる順序回路の出力Ｑは少なくともキャパシタＣが
抵抗体Ｒを介して充電され、波形整形回路Ｇ１のしきい
値ＶＴを超えるまでＲＡＳ （バー）入力レベルに無関
係にハイレベルを保持する。第４図の破線はＲＡＳ （
バー）がロウレベルで電源が投入された場合の波形を示
している。本回路中のキャパシタＣ１抵抗体Ｒおよび波
形整形回路Ｇ１のしきい値ＶＴＯ値は必要とするリセッ
ト期間に応じて決定することができる。
ムアクセスメモリ装置に適用した例を示す図であり、１
はＲＡＳ （、バー）パワーオンリセット回路を、２は
メモリセルアレイを示している。このＲＡＳ （バー）
パワーオンリセット回路があらたに付加された構成であ
る。第３図は第１図中のＲＡＳ （バー）パワーオンリ
セット回路１の具体的な構成を示している。同図中、Ｃ
はキャパシタ、Ｒは抵抗体、Ｇ１は波形整形回路または
コンパレータ、Ｇ２はナントゲート、Ｇ３はオアゲート
、ＲＡＳ（バー）はチップ活性化信号をそれぞれ示して
いる。第４図は第３図に示された回路の動作タイミング
チャート図である。第３図と第４図とを参照しつつ本実
施例の動作を説明する。なお、ＲＡＳ（バー）パワーオ
ンリセット回路１は電源投入直後のみ作動する。電源電
圧が立ち上がった直後は上記キャパシタＣと抵抗体Ｒと
て構成される０８回路のノードＡ、またはノードＡ−は
ロウレベルであり、ナンドゲー）Ｇ２とオアゲートＧ３
よりなる順序回路の出力Ｑは少なくともキャパシタＣが
抵抗体Ｒを介して充電され、波形整形回路Ｇ１のしきい
値ＶＴを超えるまでＲＡＳ （バー）入力レベルに無関
係にハイレベルを保持する。第４図の破線はＲＡＳ （
バー）がロウレベルで電源が投入された場合の波形を示
している。本回路中のキャパシタＣ１抵抗体Ｒおよび波
形整形回路Ｇ１のしきい値ＶＴＯ値は必要とするリセッ
ト期間に応じて決定することができる。
以上、説明したように本実施例はダイナミック型記憶装
置において、チップ活性化信号をチップ内部にて電源投
入直後の一定期間自動的に非活性化することによりメモ
リの動作に制限を加えることなくメモリを安定状態に導
く。これによりメモリの電源投入直後の電源電流を減少
せしめることができる。
置において、チップ活性化信号をチップ内部にて電源投
入直後の一定期間自動的に非活性化することによりメモ
リの動作に制限を加えることなくメモリを安定状態に導
く。これによりメモリの電源投入直後の電源電流を減少
せしめることができる。
第１図は一実施例のブロック図、第２図（Ａ）、（Ｂ）
は電源投入直後の電源電流の変化を示すグラフ、第３図
はＲＡＳ （バー）パワーオンリセット回路の回路図、
第４図は一実施例のタイミングチャート図である。 １・・・ＲＡＳ （バー）パワーオンリセット回路、２
・・・メモリセルアレイ、 Ｃ・・・キャパシタ、 Ｒ・・・抵抗体、 Ｇ１・・・波形整形回路、 Ｇ２・・・ナントゲート、 Ｇ３・・・オアゲート、 ＲＡＳ （バー）・・チップ活性化信号。 １．、、−’／ （Ａ’） 第２図
は電源投入直後の電源電流の変化を示すグラフ、第３図
はＲＡＳ （バー）パワーオンリセット回路の回路図、
第４図は一実施例のタイミングチャート図である。 １・・・ＲＡＳ （バー）パワーオンリセット回路、２
・・・メモリセルアレイ、 Ｃ・・・キャパシタ、 Ｒ・・・抵抗体、 Ｇ１・・・波形整形回路、 Ｇ２・・・ナントゲート、 Ｇ３・・・オアゲート、 ＲＡＳ （バー）・・チップ活性化信号。 １．、、−’／ （Ａ’） 第２図
Claims (1)
- 複数のセルからなるメモリセルアレイと、外部から供給
されるチップ活性化信号に基づき活性化され基板に一定
のバイアス電圧を供給する基板電圧発生回路を含む周辺
回路とを備えたダイナミック型記憶装置において、上記
周辺回路に電源投入後所定時間の間上記チップ活性化信
号を非活性化する回路を含めたことを特徴とするダイナ
ミック型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270124A JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270124A JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122087A true JPS63122087A (ja) | 1988-05-26 |
| JPH0789434B2 JPH0789434B2 (ja) | 1995-09-27 |
Family
ID=17481884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270124A Expired - Lifetime JPH0789434B2 (ja) | 1986-11-12 | 1986-11-12 | ダイナミツク型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789434B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994689A (en) * | 1988-12-05 | 1991-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JPH0512861A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562589A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 | ||
| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| JPS6069895A (ja) * | 1983-09-22 | 1985-04-20 | Fujitsu Ltd | 半導体集積回路 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6368053U (ja) * | 1986-10-20 | 1988-05-07 |
-
1986
- 1986-11-12 JP JP61270124A patent/JPH0789434B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562589A (en) * | 1978-10-31 | 1980-05-12 | Matsushita Electric Ind Co Ltd | Semiconductor memory circuit |
| JPS5641328U (ja) * | 1979-09-05 | 1981-04-16 | ||
| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| JPS6069895A (ja) * | 1983-09-22 | 1985-04-20 | Fujitsu Ltd | 半導体集積回路 |
| JPS6195561A (ja) * | 1984-10-17 | 1986-05-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6368053U (ja) * | 1986-10-20 | 1988-05-07 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994689A (en) * | 1988-12-05 | 1991-02-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JPH0512861A (ja) * | 1991-07-04 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789434B2 (ja) | 1995-09-27 |
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