KR950000499B1 - 반도체 기억장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 본 발명의 1실시예에 따른 반도체 기억장치의 구성을 나타낸 회로도,
제 2 도는 동 장치와 직류전원 및 백업용 전지의 접속관계를 나타낸 회로도,
제 3 도는 동 장치에서의 각 전압의 파형을 나타낸 동작파형도,
제 4 도는 동 장치에서의 각 적압의 파형을 나타낸 동작파형도,
제 5 도는 종래의 반도체 기억장치와 직류전원 및 백업용 전지의 접속관계를 나타낸 회로도,
제 6 도는 동 장치에서의 각 전압의 파형을 나타낸 동작파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 직류전원 2 : 반도체 기억장치
21,27 : P채널 트랜지스터 29 : N채널 트랜지스터
R22,R28,R30 : 저항 23,24,26 : 인버터
25 : NOR회로 31 : NAND회로.
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 전지에 의해 백업(Back-up)을 행하는 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체 기억장치는 독출전용 메모리(ROM)와 랜덤 액세스 메모리(RAM)로 대별되는데, RAM은 그 대부분이 휘발성이어서 전원의 공급을 중지하면 메모리셀에 기록된 데이터가 소실된다.
근래, 보급되어 온 각종 OA기기에는 반도체 기억장치로서 RAM이 많이 사용되고 있는 바, 통상시에 사용하고 있는 전원의 공급을 정지한 경우에는 제품에 내장된 전지에 의해 데이터를 보존하는 것이 많다. 이러한 전지백업을 행하는 종래의 시스템을 제 5 도에 나타냈다.
제 5 도에 나타낸 반도체 기억장치(52)는, 통상은 직류전원(51)으로부터 전력을 공급받고, 그 공급이 정지된 경우는 전지백업회로(57)로부터 전력을 공급받는다. 그리고 반도체 기억장치(52)와 직류전원(51)의 사이에는 전원 절환회로(56)와 전지백업회로(57)가 직렬로 접속되어 있다.
직류전원(51)의 전원단자(OUT)로부터는, 통상은 5V의 전압이 출력되고 있다. 이 경우는 제너다이오드(D1)와 저항(R53)의 사이에는 전류(i)가 흐르고, 저항(R53)의 양단에 발생하는 전압에 의해 저항(R52)에는 바이폴라 트랜지스터(54)의 베이스전류가 흐른다. 이 저항(R52)의 양단에 전압이 발생하여 바이폴라 트랜지스터(58)가 턴온되고, 직류전원(51)의 출력이 반도체 기억장치(52)의 전원단자(Vcc2)와 접지단자(Vss)간에 인가된다. 여기에서, 전지백업용 회로(57)의 전지(E)로는 충전 가능한 니켈-카드뮴(Ni-Cd)전지 등이 이용되고 있고, 저항(R55)을 매개로 충전되는 상태로 된다.
제 6 도와 같이, 직류전원(51)의 출력이 시점 t1으로부터 저하하기 시작하여 전원단자(OUT)와 접지단자(GND)간의 전압이 제너다이오드(D1)의 항복전압 이하로 되면, 제너다이오드(D1)가 턴오프상태로 된다. 이에 따라, 바이폴라 트랜지스터(54,58)는 공히 턴오프되고, 콘덴서(C3)에 축적된 전하는 저항(R55)을 매개로 방전된다. 이 경우에, 노오드 N의 전압(VN1)이 전지(E)의 전압(VE)에 대하여 다이오드(D2)의 접합전위만큼 강하한 시점(t2)에서 다이오드(D2)의 바이어스전압이 순방향으로 도니다. 이 시점(t2)으로부터, 직류전원(51)대신에 전지백업회로(57)의 반도체 기억장치(52)로의 전력공급이 개시된다.
이와 같이, 종래에는 반도체 기억장치(52)에 대한 직류전원(51)과 전지백업회로(57)간에서의 전력의 절환을 전원절환장치(56)에 의해 행하고 있었다.
그러나, 이러한 전원절환장치(56)를 필요로 하기 때문에, 기판상에 반도체 기억장치(52)를 실장할 때에 실장효율이 저하한다고 하는 문제가 있었다.
또, 백업시에는 반도체 기억장치(52)가 데이터 보존, 유지동작을 행할 필요가 있지만, 동작제어를 하는 회로도 아울러 실장할 필요가 있기 때문에 실장효율은 더욱 더 저하하고 있었다.
[발명의 목적]
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 실장효율을 향상시킬 수 있는 반도체 기억장치를 세공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 제 1 전원과 제 2 전원에 각각 접속된 반도체 기억장치에 있어서, 상기 제 2 전원으로부터 출력되는 전압이 상기 제 1 전원으로부터 출력되는 전압보다 상대적으로 소정치보다도 높아지는 것을 검지하여 검지신호를 출력하는 검지회로와, 이 검지회로가 검지신호를 출력한 경우에 상기 제 2전원으로부터 전력이 공급되도록 제어하는 전원절환회로 및, 상기 검지회로가 검지신호를 출력한 경우에 상기 반도체 기억장치가 데이터 보존, 유지상태로 되도록 데이터 보존, 유지 제어신호를 출력하는 데이터 보존, 유지 제어회로를 구비한 것을 특징으로 하고 있다.
[작 용]
상기한 구성의 본 발명에서는, 제 1 전원으로부터 출력되고 있던 전압이 저하하기 시작하여 제 2 전원으로부터 출력되고 있는 전압쪽이 상대적으로 소정치보다 높아지면, 검지회로에 의해 이것이 검지되어 검지신호가 출력된다. 이 출력이 있으면, 전원절환회로에 의해 제 2 전원으로부터 전력을 공급받도록 제어되고, 더우기 데이터 보존, 유지 제어회로에 의해 반도체 기억 장치가 데이터 보존, 유지상태로 되도록 제어된다. 이러한 동작을 하기 위해 필요한 회로를 반도체 기억장치가 구비함으로써, 반도체 기억장치를 기판상에 실장할 때에 실장효율의 저하를 방지할 수 있게 된다.
[실시예]
이하, 본 발명의 1실시예에 대해 도면을 참조하여 상세히 설명한다.
제 2 도에 본 실시예에 따른 반도체 기억장치의 개략적인 구성을 나타냈다. 도시된 바와 같이, 반도체 기억장치(2)는 2개의 전원단자(Vcc1) 및 전원단자(Vcc2)와 접지단자(Vss)를 구비하고 있고, 직류전원(1)의 출력단자(OUT)에는 전원단자(Vcc1)가, 접지단자(GND)에는 접지단자(Vss)가 접속되어 있으며, 더우기 백업용 전지(E)에는 전원단자(Vcc2)와 접지단자(Vss)가 각각 접속되어 있다. 그리고 전원단자(Vcc1)와 접지단자(Vss)간, 전원단자(Vcc2)와 접지단자(Vss)간에는 각각 평활용 콘덴서(C1,C2)가 접속되어 있다. 여기에서 본 실시예에서의 반도체 기억장치(2)의 내부에는, 직류전원(1)의 출력이 저하하여 백업용 전지(E)의 전압쪽이 상대적으로 소정레벨보다도 높아지는 것을 검지하는 회로와, 검지되면 백업용 전지(E)로 절환 하는 회로 및, 데이터 보존, 유지상태로 되도록 데이터 보존, 유지 제어신호를 출력하는 회로가 내장되어있다.
제 1 도에 본 반도체 기억장치(2)가 내장하고 있는 각 회로의 구성을 나타냈다. 검지회로는 직류전원(1)에 접속되어 있는 전원단자(Vcc1)와 접지단자(Vss)간에 직렬로 접속된 P채널 트랜지스터(21)와 저항(R22)으로 구성되어 있고, 직류전원(1)의 출력에 따라 노오드 N1의 전압(V1)이 변화한다. 전원절환회로는 출력전압(V1)이 입력되는 인버터(24)와 백업용 전지(E)에 접속된 전원단자(Vcc2)로부터 전압(VE)이 입력되는 인버터(23), 인버터(24,23)의 출력이 입력되는 NOR회로(25), 이 NOR회로(25)의 출력이 입력되는 인버터(26), 이 인버터(26)의 출력단의 노오드 N2의 전압(V2)이 게이트에 입력되는 P채널 트랜지스터(27), 전원단자(Vcc2)에 게이트가 접속되고 이 전원단자(Vcc2)와 칩내부의 전압단자(VINT)간에 드레인과 소오스가 접속된 N채널 트랜지스터(29)를 갖추고 있다. 그리고 데이터 보존, 유지 제어회로는 NOR회로(25)의 출력단의 노오드 N3의 전압(V3)과 리프레쉬신호(/RFSH)를 입력받아 데이터 보존, 유저 제어신호( )를 출력하는 NAND회로(31)로 구성되어 있다.
다음에는 상기와 같이 구성된 반도체 기억장치에서의 전원절환 및 데이터보존, 유지동작에 대해 각 전압의 동작파형을 나타낸 제 3 도 및 제 4 도를 이용하여 설명한다.
우선, 제 3 도에 나타낸 바와 같이 직류전원(1)의 출력전압(Vcc1)이 상승해 가는 경우를 생각해 보자. 검지회로의 P채널 트랜지스터(21)의 컨덕턴스(g)가 저항(R22)의 역수(逆數)보다도 충분히 크게 조절되어 있기때문에, 전압(Vcc1)이 P채널 트랜지스터(21)의 문턱치전압(|Vtp|)을 넘은 시점으로부터 노오드 N1의 전압(V1)이 상승하기 시작한다. 그리고 상기 전압(V1)이 인버터(24)의 회로문턱치전압(VM1)을 넘으면, 인버터(24)의 출력은 반전하여 로우레벨로 된다.
또, 인버터(23)의 회로문턱치전압(VM2)은 전원단자(Vcc2)에 접속된 백업용 전지(E)의 출력전압(VE)보다도 낮기 때문에, 인버터(23)의 출력은 로우레벨로 된다. 이에 따라 NOR회로(25)의 출력전압(V3)은 하이레벨로 되고, 인버터(26)로부터는 로우레벨의 전압(V2)이 출력된다. 이 전압(V2)이 게이트에 인가되어 P채널 트랜지스터(27)가 턴온되고, 칩내부의 전원단자(VINT)가 전원(Vcc1)에 접속됨으로써, 직류전원(1)으로부터 전력을 공급받게 된다. 여기에서 제 3 도에 나타낸 바와 같이, 인버터(26)의 출력전압(V2)이 하이레벨로부터 로우레벨로 반전하는 때의 전원전압(Vcc1)의 전압을 Vc로 하면, 이 전압(Vc)과 백업용 전지(E)의 전압(VE)은 Vc〉VE의 관계에 있다.
또 백업용 전지(E)는 전원단자(Vcc1)와 직렬로 접속된 저항(R28)을 매개로 직류전원(1)에 의해 충전된다. 다음에, 직류전원(1)의 전압(Vcc1)이 저하하기 시작하여 전압(Vc)을 밑돌면, 인버터(26)의 출력전압(V2)은 반전하여 하이레벨로 되고, P채널 트랜지스터(27)는 턴오프된다. 이 시점으로부터, 칩내부에 축적된 전하가 전원단자(VINT)로부터 저항(R28)을 매개로 방전되어, 전압(VINT)이 강하한다. 그리고 제 4 도에 나타낸 바와 같이, N채널 트랜지스터(29)의 문턱치전압을 VTN으로 한 경우에, VINT〈VB-VTN으로 된 시점으로부터 N채널 트랜지스터(29)가 턴온되고, 내부전원단자(VINT)가 전원단자(Vcc2)에 접속되어, 백업용 전지(E)로부터 전력을 공급받게 된다. 이와 같이 하여, 전원이 절환된다.
전원이 백업용 전지(E)로 절환된 경우에는, 반도체 기억장치(2)는 데이터 보존, 유지상태로 될 필요가있다. 이 경우에는, NOR회로(25)로부터는 로우레벨의 전압(V3)이 출력되고 있다. 따라서, 데이터 보존, 유지 제어회로를 구성하는 HAND회로(31)로부터 하이레벨의 데이터 보존, 유지 제어신호(φ)가 출력되어 데이터 보존, 유지상태로 된다. 또, 로우레벨의 레프레쉬제어회로(/RFSH)가 NAND회로(31)에 입력된 경우에도, 마찬가지로 데이터 보존, 유지상태로 된다.
여기에서, 직류전원(1)의 전압(Vcc1)이 0V로 되어도, 백업용 전지(E)에 의해 전압(VE)이 칩내부의 전압단자(VINT)로 인가되고 있는 경우에 데이터 보존, 유지 제어신호(ψ)가 로우레벨을 유지할 수 있도록 전압단자(VINT)와 NOR회로(25)의 출력단간에 저항(R30)이 접속되어 있고, NOR회로(25)의 반전 동작을 방해하지 않도록 그 저항치가 설정되어 있다.
이와 같이, 직류전원(1)으로부터 출력전압(Vcc1)이 저하한 경우에도, 백업용 전지(E)에 의해 신속하게 절환되어 전력공급이 이루어지고, 더우기 데이터 보존, 유지상태로 된다. 이러한 전원절환동작 및 데이터 보존, 유지동작을 하는 회로를 본 실시예의 반도체 기억장치가 내장하고 있기 때문에 반도체기판상에 실장할 때에 전원을 접속하는 것만으로 족하므로, 실장효율이 개선된다.
상술한 실시예는 일례에 지나지 않으며, 본 발명을 한정하는 것은 아니다. 예컨데, 검지회로와 전원절환회로 및 데이터 보존, 유지 제어회로는 각각 제 1 도에 나타낸 것과 회로구성 자체가 동일할 필요는 없다. 또, 백업용 전지(E)를 이용하지 않는 경우에는, 전원전압단자(Vcc2)를 전원전압단자(Vcc1)와 단락시키면 좋다. 이에 따라, 인버터(26)의 출력(V2)이 로우레벨로 고정되어 P채널 트랜지스터(27)가 턴온되므로, 직류전원(1)으로부터 전력공급을 받을 수 있게 된다. 이와 같이, 백업용 전지를 반드시 접속해 두지 않아도 되므로, 백업을 필요로 하지 않는 시스템에 대해서도 이용할 수 있다. 이것은 제품단계뿐만 아니라 제조시에서의 시험에 있어서도 마찬가지이다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 반도체 기억장치는, 제 1 전원으로부터의 전력공급이 정지되어 제 2 전원으로 절환되는 경우에, 제 2 전원으로부터의 출력전압쪽이 제 1 전원으로부터의 출력전압보다 상대적으로 소정치보다도 높아지는 것을 검지하는 검지회로와, 제 2 전원으로부터 전력이 공급되도록 제어하는 전원절환회로 및, 데이터 보존, 유지상태로 되도록 데이터 보존, 유지 제어신호를 출력하는 데이터 보존, 유지 제어회로를 구비하고 있기 때문에, 반도체 기억장치를 기판상에 실장할 때에 실장효율의 저하가 방지되어 고밀도 실장화를 달성할 수 있다.

Claims (1)

  1. 제 1 전원과 제 2 전원에 각각 접속된 반도체 기억장치에 있어서, 상기 제 2 전원으로부터 출력되는 전압이 상기 제 1 전원으로부터 출력되는 전압보다 상대적으로 소정치보다도 높아지는 것을 검지하여 검지신호를 출력하는 검지회로(21,R22)와, 이 검지회로가 검지신호를 출력하는 경우에 상기 제 2 전원으로부터 전력이 공급되도록 제어하는 전원절환회로(23~27,29) 및, 상기 검지회로가 검지신호를 출력한 경우에 상기 반도체 기억장치가 데이터 보존, 유지상태로 되도록 데이터 보존, 유지 제어신호(ψ)를 출력하는 데이터 보존, 유지 제어회로(31)를 구비한 것을 특징으로 하는 반도체 기억장치.
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