JP3425956B2 - 電圧を安定にするための回路および方法 - Google Patents
電圧を安定にするための回路および方法Info
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Classifications
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
- G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices
-
- G—PHYSICS
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【発明の詳細な説明】
技術分野
本発明は一般に電子デバイスに関し、より詳細には電
圧を安定にする（regulate）ための回路に関する。本発
明の一態様においては、メモリ回路などの集積デバイス
に、そのデバイスが内部で生成する電圧を安定にするた
めの安定化回路を組み込むことができる。
圧を安定にする（regulate）ための回路に関する。本発
明の一態様においては、メモリ回路などの集積デバイス
に、そのデバイスが内部で生成する電圧を安定にするた
めの安定化回路を組み込むことができる。
発明の背景
多くの集積デバイスは、そのデバイス内部で使用する
ために外部電源から安定化電圧（regulated voltage）
を生成するための回路を組み込んでいる。たとえば、電
気的消去可能プログラマブル読取り専用メモリ（EEPRO
M）は、外部電源電圧からプログラミング電圧を内部で
生成するそのような回路を組み込んでいる。あるいは、
ダイナミック・ランダム・アクセス・メモリ（DRAM）な
どのメモリ・デバイスや他の種類の集積回路は、基板内
に形成される電界効果トランジスタ（FET）の閾値を調
節するために、外部電源電圧から基板電圧またはバック
・バイアス電圧を内部で生成するためのそのような回路
を含んでいることがある。このような内部電圧の生成に
より、しばしば集積デバイスが動作のために必要とする
外部電源電圧の数が減少する。
ために外部電源から安定化電圧（regulated voltage）
を生成するための回路を組み込んでいる。たとえば、電
気的消去可能プログラマブル読取り専用メモリ（EEPRO
M）は、外部電源電圧からプログラミング電圧を内部で
生成するそのような回路を組み込んでいる。あるいは、
ダイナミック・ランダム・アクセス・メモリ（DRAM）な
どのメモリ・デバイスや他の種類の集積回路は、基板内
に形成される電界効果トランジスタ（FET）の閾値を調
節するために、外部電源電圧から基板電圧またはバック
・バイアス電圧を内部で生成するためのそのような回路
を含んでいることがある。このような内部電圧の生成に
より、しばしば集積デバイスが動作のために必要とする
外部電源電圧の数が減少する。
典型的な場合、このような生成および安定化回路は、
チャージ・ポンプなどの電圧生成回路と、内部で生成さ
れた電圧を所定の電圧レベルにまたは所定の電圧範囲内
に維持する電圧調製回路を含む。たとえば、電圧が所定
のレベルにないとき、あるいは所定の範囲外にあると
き、調節回路は生成回路を活動させることができ、生成
回路が電圧を所定のレベルにまたは所定の範囲内にドラ
イブした後に、生成回路を非活動とすることができる。
チャージ・ポンプなどの電圧生成回路と、内部で生成さ
れた電圧を所定の電圧レベルにまたは所定の電圧範囲内
に維持する電圧調製回路を含む。たとえば、電圧が所定
のレベルにないとき、あるいは所定の範囲外にあると
き、調節回路は生成回路を活動させることができ、生成
回路が電圧を所定のレベルにまたは所定の範囲内にドラ
イブした後に、生成回路を非活動とすることができる。
比較的広い供給電圧の範囲で動作できるように集積回
路を設計することは、望ましいことが多い。たとえば、
約３〜６ボルトの範囲の供給電圧で動作できるDRAMを設
計することが望ましいことがある。
路を設計することは、望ましいことが多い。たとえば、
約３〜６ボルトの範囲の供給電圧で動作できるDRAMを設
計することが望ましいことがある。
既存のある種の電圧安定化回路は、集積デバイスが動
作できる外部供給電圧の全範囲にわたって、安定化され
た電圧をほぼ一定のレベルに維持することができる。し
かし、このような安定化回路は、安定な基準電圧および
付随の比較回路をしばしば必要となる。安定な基準電圧
を生成する回路および付随の比較回路はしばしばかなり
の数の構成要素を有し、集積デバイスの比較的大きな面
積を占拠する。
作できる外部供給電圧の全範囲にわたって、安定化され
た電圧をほぼ一定のレベルに維持することができる。し
かし、このような安定化回路は、安定な基準電圧および
付随の比較回路をしばしば必要となる。安定な基準電圧
を生成する回路および付随の比較回路はしばしばかなり
の数の構成要素を有し、集積デバイスの比較的大きな面
積を占拠する。
既存の他の電圧安定化回路は最少数の構成要素を有
し、したがって集積デバイスの最少の面積しか占めな
い。ただし、この安定化回路が維持する生成された電圧
のレベルはしばしば供給電圧の変化の影響を受けやす
い。すなわち供給電圧が変動するにつれて安定化電圧の
レベルもシフトする。このような安定化電圧のシフトは
往々にして望ましくない。
し、したがって集積デバイスの最少の面積しか占めな
い。ただし、この安定化回路が維持する生成された電圧
のレベルはしばしば供給電圧の変化の影響を受けやす
い。すなわち供給電圧が変動するにつれて安定化電圧の
レベルもシフトする。このような安定化電圧のシフトは
往々にして望ましくない。
発明の概要
本発明の一態様によれば、電圧生成回路を制御するこ
とによって電圧を安定にする回路が提供される。安定化
電圧と供給電圧の間に分圧回路が結合され、感知電圧を
発生する。分圧回路にクランプ回路が結合され、それ自
体の両端間にかかる電圧が所定の値を超えるのを実質的
に禁止することにより、供給電圧と安定化電圧の間の感
応性を低下させる。分圧回路と電圧生成回路の間に検出
回路が結合されて制御信号を提供し、この制御信号は、
感知電圧が第１の所定の閾値に達したとき生成回路を非
活動化し、感知電圧が第２の所定の閾値に達したとき生
成回路を活動化する。
とによって電圧を安定にする回路が提供される。安定化
電圧と供給電圧の間に分圧回路が結合され、感知電圧を
発生する。分圧回路にクランプ回路が結合され、それ自
体の両端間にかかる電圧が所定の値を超えるのを実質的
に禁止することにより、供給電圧と安定化電圧の間の感
応性を低下させる。分圧回路と電圧生成回路の間に検出
回路が結合されて制御信号を提供し、この制御信号は、
感知電圧が第１の所定の閾値に達したとき生成回路を非
活動化し、感知電圧が第２の所定の閾値に達したとき生
成回路を活動化する。
本発明の別の態様によれば、分圧回路は複数の負荷素
子を含み、これらの負荷素子は、連続する素子対の間に
接合部ないしノードが形成されるように、安定化電圧と
供給電圧の間に直列に結合される。選択された１つの接
合部から感知電圧がタップされる。クランプ回路は、１
つの接合部に結合された第１のクランプ端子と、感知電
圧がタップされる選択された接合部と安定化電圧または
安定化電圧に結合された接合部との間に構成された別の
接合部に結合された第２のクランプ端子を含む。
子を含み、これらの負荷素子は、連続する素子対の間に
接合部ないしノードが形成されるように、安定化電圧と
供給電圧の間に直列に結合される。選択された１つの接
合部から感知電圧がタップされる。クランプ回路は、１
つの接合部に結合された第１のクランプ端子と、感知電
圧がタップされる選択された接合部と安定化電圧または
安定化電圧に結合された接合部との間に構成された別の
接合部に結合された第２のクランプ端子を含む。
本発明のさらに別の態様によれば、クランプ回路は、
選択された接合部、安定化電圧、および選択された接合
部と安定化電圧との間に選択された接合部から選ばれた
１対のノードとの間に結合される。
選択された接合部、安定化電圧、および選択された接合
部と安定化電圧との間に選択された接合部から選ばれた
１対のノードとの間に結合される。
本発明のさらに別の態様によれば、クランプ回路は、
安定化電圧に結合された負荷素子の両端間に結合され
る。
安定化電圧に結合された負荷素子の両端間に結合され
る。
図面の簡単な説明
図１は、本発明によるメモリ・デバイスのブロック図
である。
である。
図２は、図１の電圧調節回路の好ましい実施例のブロ
ック図である。
ック図である。
図３は、図２の調節回路の前記好ましい実施例の概略
図である。
図である。
図４は、図１のメモリ・デバイスの基板の一部部分の
断面図である。
断面図である。
図５は、図３の調節回路によって提供される電圧安定
の改善を示すグラフである。
の改善を示すグラフである。
図６は、図３の回路によって提供される安定の改善を
示す別のグラフである。
示す別のグラフである。
発明の詳細な説明
図１は、本発明に従って設計され動作するメモリ・デ
バイス10のブロック図である。ただし、本発明は他のタ
イプの集積デバイスにも使用できる。本発明の一態様に
おいては、メモリ10はDRAMである。メモリ10は制御回路
12を含み、制御回路12は、アドレス・バス、制御バスお
よびデータ・バスに結合されて、コンピュータ・システ
ム（図示せず）で見られるような、外部回路（図示せ
ず）からアドレス信号、制御信号およびデータ信号を受
け取る。メモリ10はまた、データを記憶するための記憶
セルまたはメモリ・セルのアレイ14と、外部電源電圧V
CCから内部電圧VINTを提供する安定化回路16をも含む。
VINT、電気的にプログラム可能なメモリ・セルを含有す
るメモリ10におけるプログラミング電圧として、あるい
はトランジスタの閾値を設定または調節するために、電
界トランジスタがその中に形成される基板にバイアスを
かけるためのバック・バイアス電圧としてなど、多様な
目的に使用できる。このような電圧の内部発生により、
メモリ10が多数の外部供給電圧ではなく単一の外部供給
電圧により動作できるようになることが多い。
バイス10のブロック図である。ただし、本発明は他のタ
イプの集積デバイスにも使用できる。本発明の一態様に
おいては、メモリ10はDRAMである。メモリ10は制御回路
12を含み、制御回路12は、アドレス・バス、制御バスお
よびデータ・バスに結合されて、コンピュータ・システ
ム（図示せず）で見られるような、外部回路（図示せ
ず）からアドレス信号、制御信号およびデータ信号を受
け取る。メモリ10はまた、データを記憶するための記憶
セルまたはメモリ・セルのアレイ14と、外部電源電圧V
CCから内部電圧VINTを提供する安定化回路16をも含む。
VINT、電気的にプログラム可能なメモリ・セルを含有す
るメモリ10におけるプログラミング電圧として、あるい
はトランジスタの閾値を設定または調節するために、電
界トランジスタがその中に形成される基板にバイアスを
かけるためのバック・バイアス電圧としてなど、多様な
目的に使用できる。このような電圧の内部発生により、
メモリ10が多数の外部供給電圧ではなく単一の外部供給
電圧により動作できるようになることが多い。
安定化回路16は、制御端子19で受け取った活動化／非
活動化信号に応答してVINTを生成するチャージ・ポンプ
18を含む。調節回路20はVINTを実現し、そのレベルに応
答して活動化／非活動化信号を生成する。
活動化信号に応答してVINTを生成するチャージ・ポンプ
18を含む。調節回路20はVINTを実現し、そのレベルに応
答して活動化／非活動化信号を生成する。
動作に際しては、制御回路12は、それぞれのバス上で
アドレス信号、制御信号およびデータ信号を受け取り、
これらの信号に従って、メモリ・セル・アレイ14からデ
ータを読み取り、そこへデータを書き込む。さらに、制
御回路12は、安定化回路16を活動化し、また他の形で制
御するための信号を提供する。
アドレス信号、制御信号およびデータ信号を受け取り、
これらの信号に従って、メモリ・セル・アレイ14からデ
ータを読み取り、そこへデータを書き込む。さらに、制
御回路12は、安定化回路16を活動化し、また他の形で制
御するための信号を提供する。
制御回路12が安定化回路16を活動化すると、チャージ
・ポンプ18はVINTが第１の所定値に達するまで（VINTが
正か負かに応じて）VINTを増加または減少させ始める。
調節回路20は、VINTがこの第１の所定値に達したことを
検出すると、チャージ・ポンプ18を非活動化する。VINT
が第１の所定値と等しくなくなったとき、あるいは、第
１の所定値とともに、ヒステリシス回路（下記の図３に
関して説明する）で生成される所定の電圧範囲を定義す
る第２の所定値と等しくなったとき、調節回路20はチャ
ージ・ポンプ18を活動化して、再度、生成・調節サイク
ルを開始させる。既知のチャージ・ポンプあるいは他の
タイプの電圧生成回路が安定化回路16での使用に適して
いる。
・ポンプ18はVINTが第１の所定値に達するまで（VINTが
正か負かに応じて）VINTを増加または減少させ始める。
調節回路20は、VINTがこの第１の所定値に達したことを
検出すると、チャージ・ポンプ18を非活動化する。VINT
が第１の所定値と等しくなくなったとき、あるいは、第
１の所定値とともに、ヒステリシス回路（下記の図３に
関して説明する）で生成される所定の電圧範囲を定義す
る第２の所定値と等しくなったとき、調節回路20はチャ
ージ・ポンプ18を活動化して、再度、生成・調節サイク
ルを開始させる。既知のチャージ・ポンプあるいは他の
タイプの電圧生成回路が安定化回路16での使用に適して
いる。
図２は、図１の調節回路20の好ましい実施例のブロッ
ク図である。調節回路20は、分圧回路24に結合された電
圧クランプ回路22を含む。分圧回路24は、供給電圧VCC
とチャージ・ポンプ18（図１）によって生成される電圧
VINTの間に接続される。閾値検出回路26が分圧回路24と
チャージ・ポンプ18（図１）からの電圧VINTの間に結合
される。クランプ回路22は、VCCの変化によるVINTのシ
フトの量を減少させる働きをする。
ク図である。調節回路20は、分圧回路24に結合された電
圧クランプ回路22を含む。分圧回路24は、供給電圧VCC
とチャージ・ポンプ18（図１）によって生成される電圧
VINTの間に接続される。閾値検出回路26が分圧回路24と
チャージ・ポンプ18（図１）からの電圧VINTの間に結合
される。クランプ回路22は、VCCの変化によるVINTのシ
フトの量を減少させる働きをする。
より具体的には、分圧回路24は、電源電圧VCCと内部
で生成される電圧VINTの間に直列に結合された複数の負
荷素子28を含む。図のように、負荷素子28の厳密な数
は、少くとも２個ある限り、重要ではない。負荷素子28
の直列結合は、隣接する負荷素子の連続する対の間で接
合部またはノード30を形成する。図のように、負荷素子
より１個少ない接合部がある。クランプ22の端子32およ
び34は選択された接合部である。また、端子32と34の一
方を接合部30に結合し、他方をVINTに結合してもよい。
接合部30の一方が感知電圧端子36として選択され、検出
回路26の入力端子38に結合される。検出回路26の出力端
子40はチャージ・ポンプ18の制御端子19（図１）に結合
される。このような調節回路20は、VINTがVCCよりも低
い値に維持される応用例に特に適している。
で生成される電圧VINTの間に直列に結合された複数の負
荷素子28を含む。図のように、負荷素子28の厳密な数
は、少くとも２個ある限り、重要ではない。負荷素子28
の直列結合は、隣接する負荷素子の連続する対の間で接
合部またはノード30を形成する。図のように、負荷素子
より１個少ない接合部がある。クランプ22の端子32およ
び34は選択された接合部である。また、端子32と34の一
方を接合部30に結合し、他方をVINTに結合してもよい。
接合部30の一方が感知電圧端子36として選択され、検出
回路26の入力端子38に結合される。検出回路26の出力端
子40はチャージ・ポンプ18の制御端子19（図１）に結合
される。このような調節回路20は、VINTがVCCよりも低
い値に維持される応用例に特に適している。
動作に際しては、VINTが上昇するにつれて、端子36に
おける感知電圧VS端子36とVINTの間にある負荷素子28の
数および値と、VCCとVINTの間の負荷素子28の数および
値との比に比例して上昇する。感知電圧VSが所定値より
高くなると、感知電圧がこの値を超えたことを検出回路
26が検出し、チャージ・ポンプ18を活動化または「オ
ン」にする信号を端子40で出力する。チャージ・ポンプ
18は内部電圧VINTを下げる働きをする。電圧VINTが十分
に下がって、感知電圧VSが所定値より低くなると、検出
回路26はチャージ・ポンプ18を非活動化、すなわち「オ
フ」にする信号を端子40で生成する。このようにして、
調節回路20はVINTを安定化の値に維持する。図３に関し
てさらに説明するように、検出回路26には、感知電圧VS
を検出して２つの所定値を渡すようなヒステリシスを追
加することができる。１つはチャージ・ポンプ18をオン
にするもので、より低い第２の所定値はチャージ・ポン
プ18をオフにするものである。このようなヒステリシス
は、とりわけ、単一の所定の閾値の周囲での検出回路／
チャージ・ポンプ・ループの発振を防止することができ
る。
おける感知電圧VS端子36とVINTの間にある負荷素子28の
数および値と、VCCとVINTの間の負荷素子28の数および
値との比に比例して上昇する。感知電圧VSが所定値より
高くなると、感知電圧がこの値を超えたことを検出回路
26が検出し、チャージ・ポンプ18を活動化または「オ
ン」にする信号を端子40で出力する。チャージ・ポンプ
18は内部電圧VINTを下げる働きをする。電圧VINTが十分
に下がって、感知電圧VSが所定値より低くなると、検出
回路26はチャージ・ポンプ18を非活動化、すなわち「オ
フ」にする信号を端子40で生成する。このようにして、
調節回路20はVINTを安定化の値に維持する。図３に関し
てさらに説明するように、検出回路26には、感知電圧VS
を検出して２つの所定値を渡すようなヒステリシスを追
加することができる。１つはチャージ・ポンプ18をオン
にするもので、より低い第２の所定値はチャージ・ポン
プ18をオフにするものである。このようなヒステリシス
は、とりわけ、単一の所定の閾値の周囲での検出回路／
チャージ・ポンプ・ループの発振を防止することができ
る。
図２を見るとわかるように、当面クランプ回路22を無
視すると、VCCが増大するにつれて端子36における感知
電圧VSも増大する。したがって、閾値検出回路26がチャ
ージ・ポンプ18をオフにするには、VINTをより低い電圧
にしなければならない。その結果、VCCが上昇するにつ
れて、VINTの安定化の値は低下する。VCCとVINTの間の
相互依存性ないし感応性を低下させるため、上述のよう
にクランプ回路22が設けられる。動作に際しては、クラ
ンプ回路は、端子32と34の間の電圧が所定のクランプ値
を超えるのを防止する。すなわち、クランプ回路22は端
子32と34の間の電圧を所定のクランプ値に制限する。こ
の所定のクランプ電圧に達すると、クランプ回路22は実
効的に分圧回路24から端子32と34の間に位置する負荷素
子28を除去する。これによってVINTは端子36における感
知電圧VSに対してより大きな比例効果をもつようにな
る。したがって、チャージ・ポンプ18は、検出回路26を
トリップするために、クランプ回路22を省略した場合ほ
どVINTを低くする必要はない。
視すると、VCCが増大するにつれて端子36における感知
電圧VSも増大する。したがって、閾値検出回路26がチャ
ージ・ポンプ18をオフにするには、VINTをより低い電圧
にしなければならない。その結果、VCCが上昇するにつ
れて、VINTの安定化の値は低下する。VCCとVINTの間の
相互依存性ないし感応性を低下させるため、上述のよう
にクランプ回路22が設けられる。動作に際しては、クラ
ンプ回路は、端子32と34の間の電圧が所定のクランプ値
を超えるのを防止する。すなわち、クランプ回路22は端
子32と34の間の電圧を所定のクランプ値に制限する。こ
の所定のクランプ電圧に達すると、クランプ回路22は実
効的に分圧回路24から端子32と34の間に位置する負荷素
子28を除去する。これによってVINTは端子36における感
知電圧VSに対してより大きな比例効果をもつようにな
る。したがって、チャージ・ポンプ18は、検出回路26を
トリップするために、クランプ回路22を省略した場合ほ
どVINTを低くする必要はない。
前述のように、端子32および34はどんな接合部対30の
間にも、また接合部30と電圧VINTの間にも結合できる
が、本発明の好ましい実施例は、端子36と電圧VINT自体
を含めてそれらの間にある任意の接合部対30に、すなわ
ち端子36に結合された接合部とVINTに結合された負荷素
子28nの端子とを含めた任意の接合部対30に結合するも
のである。
間にも、また接合部30と電圧VINTの間にも結合できる
が、本発明の好ましい実施例は、端子36と電圧VINT自体
を含めてそれらの間にある任意の接合部対30に、すなわ
ち端子36に結合された接合部とVINTに結合された負荷素
子28nの端子とを含めた任意の接合部対30に結合するも
のである。
図３は、図２の電圧調節回路20の好ましい実施例の回
路図である。この実施例においては、調節回路20は、調
節回路20を組み込んだ回路の基板（図４）にバック・バ
イアスをかけるようにバック・バイアス電圧VBBを調節
するために使用される。当技術分野で知られているよう
に、このようなバック・バイアスにより基板内に形成さ
れたトランジスタの閾値を設定するなどの利益が得られ
る。図のように、クランプ回路22は、直列に結合されダ
イオード接続されたFETトランジスタ42と44の対から形
成される。分圧回路24は３個の直列接続された負荷素子
281、282、283を含んでいる。負荷素子281は、単一の抵
抗として示してあるが、ダイオード接続された長チャネ
ルFETなど他のタイプの多数の負荷素子から形成するこ
ともできる。負荷素子282はダイオード接続されたFET46
から形成され、負荷素子283はチャネルFET48から形成さ
れる。図のように、クランプ回路22は長チャネル・トラ
ンジスタ48の両端間に、すなわちそれと並列に結合され
る。トランジスタ42、44、46、48のゲート、ドレイン、
ソースはそれぞれＧ、Ｄ、Ｓで示す。
路図である。この実施例においては、調節回路20は、調
節回路20を組み込んだ回路の基板（図４）にバック・バ
イアスをかけるようにバック・バイアス電圧VBBを調節
するために使用される。当技術分野で知られているよう
に、このようなバック・バイアスにより基板内に形成さ
れたトランジスタの閾値を設定するなどの利益が得られ
る。図のように、クランプ回路22は、直列に結合されダ
イオード接続されたFETトランジスタ42と44の対から形
成される。分圧回路24は３個の直列接続された負荷素子
281、282、283を含んでいる。負荷素子281は、単一の抵
抗として示してあるが、ダイオード接続された長チャネ
ルFETなど他のタイプの多数の負荷素子から形成するこ
ともできる。負荷素子282はダイオード接続されたFET46
から形成され、負荷素子283はチャネルFET48から形成さ
れる。図のように、クランプ回路22は長チャネル・トラ
ンジスタ48の両端間に、すなわちそれと並列に結合され
る。トランジスタ42、44、46、48のゲート、ドレイン、
ソースはそれぞれＧ、Ｄ、Ｓで示す。
閾値検出回路26は、電源端子50と基準端子52を含む。
負荷デバイス54は、図には単一の抵抗器として示してあ
るが、１または２以上のトランジスタなど１種類または
複数種の他のタイプの負荷素子から構成してもよく、端
子50とFET56のドレイン端子の間に結合される。トラン
ジスタ56のゲートおよびソースはそれぞれ入力端子38お
よび基準端子52に結合される。３個のインバータ58a-c
がトランジスタ56のドレインと出力端子40の間に直列に
結合される。図には３個のインバータ58a-cが示してあ
るが、奇数個のいくつのインバータを使用してもよい。
FET60のゲートは出力端子40に結合される。トランジス
タ60のソースおよびドレインはそれぞれ基準端子52およ
びFET62のソースに結合される。FET62のゲートおよびド
レインはそれぞれ入力端子38およびトランジスタ56のド
レインに結合される。インバータ58とトランジスタ60お
よび62の組合せがヒステリシス回路64を形成する。本発
明の一態様においては、トランジスタ60のゲートがヒス
テリシス回路の入力端子、トランジスタ62のゲートがヒ
ステリシス回路の制御端子、トランジスタ62のドレイン
がヒステリシス回路の駆動端子である。上記で回路22お
よび24について論じたように、トランジスタ56、60、62
のゲート、ドレイン、ソースはそれぞれＧ、Ｄ、Ｓで示
してある。本発明の別の態様においては、ヒステリシス
回路64は省略され、トランジスタ56のドレインを出力端
子40に直接結合することができる。
負荷デバイス54は、図には単一の抵抗器として示してあ
るが、１または２以上のトランジスタなど１種類または
複数種の他のタイプの負荷素子から構成してもよく、端
子50とFET56のドレイン端子の間に結合される。トラン
ジスタ56のゲートおよびソースはそれぞれ入力端子38お
よび基準端子52に結合される。３個のインバータ58a-c
がトランジスタ56のドレインと出力端子40の間に直列に
結合される。図には３個のインバータ58a-cが示してあ
るが、奇数個のいくつのインバータを使用してもよい。
FET60のゲートは出力端子40に結合される。トランジス
タ60のソースおよびドレインはそれぞれ基準端子52およ
びFET62のソースに結合される。FET62のゲートおよびド
レインはそれぞれ入力端子38およびトランジスタ56のド
レインに結合される。インバータ58とトランジスタ60お
よび62の組合せがヒステリシス回路64を形成する。本発
明の一態様においては、トランジスタ60のゲートがヒス
テリシス回路の入力端子、トランジスタ62のゲートがヒ
ステリシス回路の制御端子、トランジスタ62のドレイン
がヒステリシス回路の駆動端子である。上記で回路22お
よび24について論じたように、トランジスタ56、60、62
のゲート、ドレイン、ソースはそれぞれＧ、Ｄ、Ｓで示
してある。本発明の別の態様においては、ヒステリシス
回路64は省略され、トランジスタ56のドレインを出力端
子40に直接結合することができる。
本発明の好ましい実施例においては、VCCは約３〜６
ボルトであり、VBBは約−１〜−２ボルトに調節され、V
REFは大体大地電圧ないし０ボルトである。しかし、V
REFがVCCとVBBの間にある限り、異なる電圧を使用する
こともできる。さらに、負荷素子281と54はそれぞれ約
２メガオームおよび200キロオームのインピーダンス値
をもつ。トランジスタ42、44、46、48、56、60、62の幅
と長さの比はそれぞれ大体６ミクロン/1ミクロン、6/
1、2/2、2/6.5、6/1.5、6/1、6/1である。
ボルトであり、VBBは約−１〜−２ボルトに調節され、V
REFは大体大地電圧ないし０ボルトである。しかし、V
REFがVCCとVBBの間にある限り、異なる電圧を使用する
こともできる。さらに、負荷素子281と54はそれぞれ約
２メガオームおよび200キロオームのインピーダンス値
をもつ。トランジスタ42、44、46、48、56、60、62の幅
と長さの比はそれぞれ大体６ミクロン/1ミクロン、6/
1、2/2、2/6.5、6/1.5、6/1、6/1である。
動作に際しては、電圧VBBが上昇するにつれて分圧回
路24の端子36における感知電圧VSも上昇する。感知電圧
VSが大体VREFより高いトランジスタ56の閾値電圧になる
と、トランジスタ56はオンになる、すなわち導通する。
感知電圧VSがさらに増大すると、トランジスタ56は飽和
し、したがってそのドレインの電圧を大体VREFにする。
トランジスタ56のドレインの電圧は論理ローと見なさ
れ、これがインバータ58中を伝播して、その結果インバ
ータ58cが端子40に論理ハイを生成する。この論理ハイ
電圧がチャージ・ポンプ18を活動化して、電圧VBBをよ
り低いレベルにし始める。端子40における論理ハイはま
たトランジスタ60をオンにし、感知電圧VSはトランジス
タ62をオンにする。したがって、飽和状態またはその付
近に駆動されたトランジスタ60と62は、トランジスタ46
のドレインに現れる電圧VREFを補強する。すなわち、ト
ランジスタ60と62は検出回路26にヒステリシスを与え、
その結果、検出回路26がチャージ・ポンプ18を遮断する
ために論理ローを出力するためには、感知電圧VSが、ト
ランジスタ56をオンにする値より低い値に低下しなけれ
ばならなくなる。こうして、このヒステリシス・ループ
は実際に所定の上限値と下限値を有する閾値範囲を形成
する。感知電圧VSが所定の上限値、すなわち第１の所定
値よりも高くなると、検出回路26はチャージ・ポンプ18
をオンにし、感知電圧VSが下限値、すなわち第２の所定
値よりも低くなると、検出回路26はチャージ・ポンプ18
をオフにする。このようにして、調節回路20は電圧VBB
を、検出回路26の閾値範囲を変えることによって調節で
きる所定の範囲内に維持する。
路24の端子36における感知電圧VSも上昇する。感知電圧
VSが大体VREFより高いトランジスタ56の閾値電圧になる
と、トランジスタ56はオンになる、すなわち導通する。
感知電圧VSがさらに増大すると、トランジスタ56は飽和
し、したがってそのドレインの電圧を大体VREFにする。
トランジスタ56のドレインの電圧は論理ローと見なさ
れ、これがインバータ58中を伝播して、その結果インバ
ータ58cが端子40に論理ハイを生成する。この論理ハイ
電圧がチャージ・ポンプ18を活動化して、電圧VBBをよ
り低いレベルにし始める。端子40における論理ハイはま
たトランジスタ60をオンにし、感知電圧VSはトランジス
タ62をオンにする。したがって、飽和状態またはその付
近に駆動されたトランジスタ60と62は、トランジスタ46
のドレインに現れる電圧VREFを補強する。すなわち、ト
ランジスタ60と62は検出回路26にヒステリシスを与え、
その結果、検出回路26がチャージ・ポンプ18を遮断する
ために論理ローを出力するためには、感知電圧VSが、ト
ランジスタ56をオンにする値より低い値に低下しなけれ
ばならなくなる。こうして、このヒステリシス・ループ
は実際に所定の上限値と下限値を有する閾値範囲を形成
する。感知電圧VSが所定の上限値、すなわち第１の所定
値よりも高くなると、検出回路26はチャージ・ポンプ18
をオンにし、感知電圧VSが下限値、すなわち第２の所定
値よりも低くなると、検出回路26はチャージ・ポンプ18
をオフにする。このようにして、調節回路20は電圧VBB
を、検出回路26の閾値範囲を変えることによって調節で
きる所定の範囲内に維持する。
VCCと感知電圧VSおよびVBBとの間の感応性を低下させ
るため、クランプ回路22が長チャネル・トランジスタ48
の両端間に結合される。クランプ回路22は直列に結合さ
れた２つのダイオード接続されたトランジスタ42、44を
含むので、クランプ電圧は大体トランジスタ42と44の閾
値の合計となる。本発明の一態様においては、クランプ
回路22によって提供されるクランプ電圧は大体１〜２ボ
ルトである。トランジスタ48の両端間の電圧がクランプ
電圧を超えて増大するとき、クランプ回路22はトランジ
スタ48の両端間の電圧を実質上一定の値に維持し、トラ
ンジスタ48によって形成される抵抗の影響を減少または
なくする。したがって、VBBと感知電圧の間に実際にト
ランジスタ46の抵抗だけがあり、VBBが変化するとそれ
ぞれ比例して感知電圧VSがより大きく変化する。したが
って、VCCがあるレベルを超えて増大するとき、クラン
プ回路22はトランジスタ48の両端間の電圧をクランプ
し、調節回路20にVBBをクランプ回路22のない場合より
も高い値に維持させる。すなわち、VCCが変化する場
合、クランプ回路22はVBBのそれに対応する変動を減少
しまたはなくする。したがって、調節回路20はVBBをよ
り一定なレベルに維持することができる。
るため、クランプ回路22が長チャネル・トランジスタ48
の両端間に結合される。クランプ回路22は直列に結合さ
れた２つのダイオード接続されたトランジスタ42、44を
含むので、クランプ電圧は大体トランジスタ42と44の閾
値の合計となる。本発明の一態様においては、クランプ
回路22によって提供されるクランプ電圧は大体１〜２ボ
ルトである。トランジスタ48の両端間の電圧がクランプ
電圧を超えて増大するとき、クランプ回路22はトランジ
スタ48の両端間の電圧を実質上一定の値に維持し、トラ
ンジスタ48によって形成される抵抗の影響を減少または
なくする。したがって、VBBと感知電圧の間に実際にト
ランジスタ46の抵抗だけがあり、VBBが変化するとそれ
ぞれ比例して感知電圧VSがより大きく変化する。したが
って、VCCがあるレベルを超えて増大するとき、クラン
プ回路22はトランジスタ48の両端間の電圧をクランプ
し、調節回路20にVBBをクランプ回路22のない場合より
も高い値に維持させる。すなわち、VCCが変化する場
合、クランプ回路22はVBBのそれに対応する変動を減少
しまたはなくする。したがって、調節回路20はVBBをよ
り一定なレベルに維持することができる。
図４はＰ型基板66内に形成されたｎチャネルFETトラ
ンジスタ65の断面図である。トランジスタ65は、導電性
ゲート68、ゲート絶縁体または誘電体70、ドレイン72、
およびソース74を含む。基板66にバイアスをかけてソー
ス74に対して負の電圧にすることにより、トランジスタ
65の閾値を調節することができる。さらに、他の既知の
利益も得られる。ｐチャネル／トランジスタを含むｎ型
基板（どちらも図示せず）では、バック・バイアス電圧
は正となる。
ンジスタ65の断面図である。トランジスタ65は、導電性
ゲート68、ゲート絶縁体または誘電体70、ドレイン72、
およびソース74を含む。基板66にバイアスをかけてソー
ス74に対して負の電圧にすることにより、トランジスタ
65の閾値を調節することができる。さらに、他の既知の
利益も得られる。ｐチャネル／トランジスタを含むｎ型
基板（どちらも図示せず）では、バック・バイアス電圧
は正となる。
図５は、クランプ回路22が存在する検出回路26の出力
（実線で示す）と、クランプ22を省略した検出回路26の
出力（破線で示す）をVCC＝2.5ボルトの場合についてプ
ロットしたコンピュータ・シミュレーションのグラフで
ある。図に示すように、クランプ回路22が存在する場
合、調節回路20は、VBBが約−1.1ボルトに下がるとチャ
ージ・ポンプ18をオフにし、VBBが約−0.7ボルトにあが
るとチャージ・ポンプをオンにする。クランプ回路22が
存在しない場合は、調節回路20はVBBが約−1.2ボルトの
ときチャージ・ポンプ18をオフにし、VBBが約−0.8ボル
トのときチャージ・ポンプ18をオンにする。
（実線で示す）と、クランプ22を省略した検出回路26の
出力（破線で示す）をVCC＝2.5ボルトの場合についてプ
ロットしたコンピュータ・シミュレーションのグラフで
ある。図に示すように、クランプ回路22が存在する場
合、調節回路20は、VBBが約−1.1ボルトに下がるとチャ
ージ・ポンプ18をオフにし、VBBが約−0.7ボルトにあが
るとチャージ・ポンプをオンにする。クランプ回路22が
存在しない場合は、調節回路20はVBBが約−1.2ボルトの
ときチャージ・ポンプ18をオフにし、VBBが約−0.8ボル
トのときチャージ・ポンプ18をオンにする。
図６を参照すると、VCC＝４ボルトの場合について図
５に示したものと類似のグラフが示してある。図のよう
に、クランプ回路22を設定した場合、調節回路20はVBB
が約−1.3ボルトのときチャージ・ポンプ18をオフに
し、VBBが約−1.1ボルトのときチャージ・ポンプ18をオ
ンにする。クランプ回路22を除去した場合、調節回路20
はVBBが約−1.7ボルトのときチャージ・ポンプをオフに
し、VBBが約−1.4ボルトのときチャージ・ポンプをオン
にする。
５に示したものと類似のグラフが示してある。図のよう
に、クランプ回路22を設定した場合、調節回路20はVBB
が約−1.3ボルトのときチャージ・ポンプ18をオフに
し、VBBが約−1.1ボルトのときチャージ・ポンプ18をオ
ンにする。クランプ回路22を除去した場合、調節回路20
はVBBが約−1.7ボルトのときチャージ・ポンプをオフに
し、VBBが約−1.4ボルトのときチャージ・ポンプをオン
にする。
図５と図６を参照すると、クランプ回路22を組み込ん
だ調節回路20では、２つのトリップ点、すなわちチャー
ジ・ポンプのオフ点とチャージ・ポンプのオン点がVCC
＝2.5ボルトからVCC＝４ボルトへとそれぞれ−0.2ボル
トおよび−0.4ボルト変化したことが明らかである。ク
ランプ回路22を省略した調節回路20では、オフ・トリッ
プ点およびオン・トリップ点の差は−0.5ボルトおよび
−0.6ボルトである。したがって、クランプ回路22はVCC
の変化に伴うVBBのシフトを著しく減少させることにな
る。
だ調節回路20では、２つのトリップ点、すなわちチャー
ジ・ポンプのオフ点とチャージ・ポンプのオン点がVCC
＝2.5ボルトからVCC＝４ボルトへとそれぞれ−0.2ボル
トおよび−0.4ボルト変化したことが明らかである。ク
ランプ回路22を省略した調節回路20では、オフ・トリッ
プ点およびオン・トリップ点の差は−0.5ボルトおよび
−0.6ボルトである。したがって、クランプ回路22はVCC
の変化に伴うVBBのシフトを著しく減少させることにな
る。
また、ここでは例示の目的で本発明の特定の実施例に
ついて説明したが、本発明の趣旨および範囲から逸脱せ
ずに様々な変更を行えることも明らかであろう。たとえ
ば、ｎチャネル・トランジスタをｐチャネル・トランジ
スタまたはバイポーラ・トランジスタで置き換えること
もできる。
ついて説明したが、本発明の趣旨および範囲から逸脱せ
ずに様々な変更を行えることも明らかであろう。たとえ
ば、ｎチャネル・トランジスタをｐチャネル・トランジ
スタまたはバイポーラ・トランジスタで置き換えること
もできる。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 3/24
G11C 11/408
G11C 11/413
Claims (34)
- 【請求項１】電圧生成回路を制御することによって電圧
を安定にするための回路であって、 安定化電圧と供給電圧の間に結合され、感知電圧を生成
するように動作可能である分圧回路と、 前記分圧回路の一部分に両端を結合され、前記一部分の
両端間の電圧が所定の値を超えるのを実質的に防止する
ことによって、前記供給電圧と前記安定化電圧の間の感
応性を低下させるように動作可能なクランプ回路と、 前記分圧回路と前記電圧生成回路とに結合され、前記感
知電圧が第１のしきい値電圧に等しいとき前記生成回路
を非活動化し、前記感知電圧が第２のしきい値電圧に等
しいとき前記生成回路を活動化する制御信号を生成する
ように動作可能な検出回路と を備えることを特徴とする回路。 - 【請求項２】請求項１に記載の回路において、 前記分圧回路は、前記安定化電圧と供給電圧の間に直列
結合された複数の負荷素子と、前記負荷素子の連続する
対の間に配置された複数の接合部とを備え、前記分圧回
路は、前記接合部の１つで前記感知電圧を生成するよう
に動作可能であり、 前記クランプ回路は、前記接合部の１つに結合された第
１のクランプ端子と、前記安定化電圧に結合され、また
は、前記感知電圧が生成される前記接合部と前記安定化
電圧の間に構成された前記接合部の他の１つに結合され
た第２のクランプ端子とを備える ことを特徴とする回路。 - 【請求項３】請求項１に記載の回路において、 前記分圧回路は、前記供給電圧と安定化電圧の直列結合
された負荷素子と、該負荷素子の連続する素子の間に配
置された接合部とを備え、前記分圧回路が、前記接合部
の第１の素子において前記感知電圧を生成するように動
作可能であり、 前記クランプ回路は、前記第１の接合部、前記安定化電
圧、および、前記接合部のうち前記第１の接合部と前記
安定化電圧の間に構成された接合部のうちから選択され
た１対のノードに結合される ことを特徴とする回路。 - 【請求項４】請求項３に記載の回路において、前記負荷
素子の１または２以上の各々は、ダイオード結合された
トランジスタを備えることを特徴とする回路。 - 【請求項５】請求項３に記載の回路において、前記クラ
ンプ回路が、直列に接続された１または２以上のダイオ
ード結合されたトランジスタを備えることを特徴とする
回路。 - 【請求項６】請求項１に記載の回路において、 前記分圧回路は、前記供給電圧と安定化電圧の間に直列
に結合された複数の負荷素子と、前記負荷素子の連続す
る素子の間に配置された接合部とを備え、前記分圧回路
が、前記接合部の選択された素子において前記感知電圧
を生成するように動作可能であり、 前記クランプ回路は、前記安定化電圧に直接結合された
負荷素子の両端間に結合される ことを特徴とする回路。 - 【請求項７】請求項１に記載の回路において、前記検出
回路は、 前記供給電圧に結合された負荷素子と、 前記負荷素子と基準電圧の間に直列結合され、前記感知
電圧を受け取るように結合された制御端子を有するスイ
ッチであって、前記スイッチは、前記感知電圧が前記第
２のしきい値電圧と等しいかまたは超えたときに閉じ、
記感知電圧が前記第１のしきい値電圧と等しいかまたは
低いときに開くことにより、前記スイッチと前記負荷素
子の接合部において前記制御信号を生成するように動作
可能であるスイッチと を備えることを特徴とする回路。 - 【請求項８】請求項７に記載の回路において、前記検出
回路はさらに、前記接合部に結合された入力を有し、出
力において前記制御信号を生成するように動作可能なイ
ンバータを備えることを特徴とする回路。 - 【請求項９】請求項１に記載の回路において、前記検出
回路は、入力端子と、出力端子と、前記入力端子と前記
出力端子との間に結合されたヒステリシス回路を備える
ことを特徴とする回路。 - 【請求項１０】請求項１に記載の回路において、前記第
１のしきい値電圧が前記第２のしきい値電圧よりも低い
ことを特徴とする回路。 - 【請求項１１】チャージ・ポンプ制御端子を有し、安定
化電圧を生成するチャージ・ポンプを制御することによ
って、電圧を調節するための回路であって、 前記安定化電圧に結合された第１の供給端子と、供給電
圧に結合された第２の供給端子と、感知電圧を担持する
感知端子とを有する分圧回路と、 前記分圧回路の一部分に両端を結合され、前記一部分の
両端間の電圧が所定の値を超えるのを実質的に防止する
ことによって、前記供給電圧が変化したときに前記感知
電圧が変化する量を減少させるためのクランプ回路と、 前記感知端子に結合された検出回路入力端子と、前記チ
ャージ・ポンプ制御端子に結合された検出回路出力端子
を有する検出回路であって、前記感知電圧が第１のしき
い値電圧に等しいとき前記チャージ・ポンプを非活動化
し、前記感知電圧が前記第１の所定のしきい値電圧に等
しくないとき前記チャージ・ポンプを活動化する制御信
号を前記検出回路出力端子が送出する検出回路と を備えることを特徴とする回路。 - 【請求項１２】請求項11に記載の回路において、 前記分圧回路は、前記第１と第２の供給端子との間に直
列に結合され、前記負荷素子の連続する素子間で接合部
を構成する複数の負荷素子を備え、 前記感知端子は、前記接合部の１つに結合され、 前記クランプ回路は、前記接合部の１つに結合された第
１のクランプ端子と、前記第１の供給端子に接続され、
または、前記感知端子と前記第１の供給端子との間に位
置する前記接合部のうちの別の１つに結合された第２の
クランプ端子とを備える ことを特徴とする回路。 - 【請求項１３】請求項12に記載の回路において、前記負
荷素子の１または２以上の各々は、ダイオード構成で結
合されたトランジスタを備えることを特徴とする回路。 - 【請求項１４】請求項12に記載の回路において、前記ク
ランプ回路は、それぞれダイオード構成で接続された１
または２以上の直列に結合されたトランジスタを備える
ことを特徴とする回路。 - 【請求項１５】請求項11に記載の回路において、 前記分圧回路は、前記第１と第２の供給端子の間に直列
に結合され合された複数の負荷素子と、前記負荷素子の
隣接する素子間に配置された接合部とを備え、 前記感知端子は、前記接合部の１つに結合され、 前記クランプ回路は、前記感知端子と前記第１の供給端
子の間に構成された前記接合部のうちの第１および第２
の接合部にそれぞれ結合された第１および第２のクラン
プ端子を有する ことを特徴とする回路。 - 【請求項１６】請求項11に記載の回路において、 前記の分圧回路は、前記第１と第２の供給端子の間に直
列に結合され、負荷素子の連続する素子間に接合部を構
成する複数の負荷素子を備え、 前記感知端子は、前記接合部の１つに結合され、 前記クランプ回路は、前記第１の供給端子に直接結合さ
れた負荷素子と並列に結合される ことを特徴とする回路。 - 【請求項１７】請求項11に記載の回路において、前記検
出回路がさらに、 検出回路基準端子および検出回路供給端子と、 前記検出回路供給端子に結合された第１の負荷端子と、
前記検出回路出力端子に結合された第２の負荷端子とを
有する、少くとも１つの負荷素子と、 前記検出回路出力端子に結合された第１の端子と、前記
検出回路基準端子に結合された第２の端子と、前記検出
回路入力端子に結合された制御端子とを有する第１のス
イッチであって、前記スイッチが、前記感知電圧が前記
第１の所定のしきい値電圧を超えたときに閉じ、前記感
知電圧が前記第１の所定のしきい値電圧よりも低いとき
に開くスイッチと を備えたことを特徴とする回路。 - 【請求項１８】請求項17に記載の回路において、前記検
出回路はさらに、前記第１のスイッチの前記第１の端子
と、前記検出回路出力端子との間に構成された奇数個の
直列に結合されたインバータを備え、前記インバータの
うちの第１のものは前記第１の端子に結合されたインバ
ータ入力端子を有し、前記インバータのうちの最後のも
のは前記検出回路出力端子に結合されたインバータ出力
端子を有することを特徴とする回路。 - 【請求項１９】請求項18に記載の回路において、前記検
出回路はさらに、前記検出回路出力端子に結合されたヒ
ステリシス入力端子と、前記第１のスイッチの前記第１
の端子に結合されたヒステリシス駆動端子とを有するヒ
ステリシス回路を備えることを特徴とする回路。 - 【請求項２０】請求項19に記載の回路において、前記ヒ
ステリシス回路はさらに、 前記検出回路入力端子に結合されたヒステリシス制御端
子と、 前記検出回路基準端子に結合されたヒステリシス出力端
子と、 第１の端子と、前記ヒステリシス端子に結合された第２
の端子と、前記ヒステリシス入力端子と結合された制御
端子とを有する第２のスイッチと、 前記ヒステリシス駆動端子に結合された第１の端子と、
前記ヒステリシス制御端子に結合された制御端子と、前
記第２のスイッチの前記第１の端子に結合された第２の
端子とを有する第３のスイッチと を備えることを特徴とする回路。 - 【請求項２１】請求項11に記載の回路において、前記検
出回路はさらに、前記検出回路出力端子に結合されたヒ
ステリシス入力端子と、前記検出回路入力端子に結合さ
れたヒステリシス制御端子とを有するヒステリシス回路
を備えることを特徴とする回路。 - 【請求項２２】請求項11に記載の回路において、前記感
知電圧が第２の所定のしきい値電圧に等しくなったと
き、前記検出回路は、前記チャージ・ポンプを活動化す
ることを特徴とする回路 - 【請求項２３】メモリ回路であって、 電源電圧を受け取るように動作可能な供給端子と、 アドレス信号、データ信号、および制御信号を受け取る
ように動作可能な制御回路と、 前記制御回路と通信するメモリ・セルのアレイと、 安定化電圧を供給するように動作可能な電圧回路とを備
え、前記電圧回路が、前記安定化電圧を生成するように
動作可能なチャージ・ポンプと、 前記安定化電圧と前記供給端子の間に結合され、感知電
圧を生成するように動作可能な分圧回路と、 前記分圧回路の一部分に両端を結合され、前記一部分の
両端間の電圧がクランプ値を超えるのを実質的に防止す
ることによって、前記安定化電圧と前記感知電圧の間の
感応性を増大させるように動作可能なクランプ回路と、 前記分圧回路と前記チャージ・ポンプとに結合され、前
記感知電圧が第１のしきい値電圧に等しいときに前記チ
ャージ・ポンプを非活動化し、前記感知電圧が第２のし
きい値電圧に等しいときに前記チャージ・ポンプを活動
化する制御信号を生成するように動作可能な検出回路
と、 を備えることを特徴とするメモリ回路。 - 【請求項２４】請求項23に記載の回路において、 前記分圧回路は、前記安定化電圧と前記供給端子の間に
直列に結合された複数の負荷素子と、前記負荷素子の隣
接する対間に配置された複数の接合部とを備え、前記分
圧回路は、前記接合部のうちの選択された１つで前記感
知電圧を生成するように動作可能であり、 前記クランプ回路は、前記接合部の１つに結合された第
１のクランプ端子と、前記安定化電圧に結合され、また
は、前記選択された接合部と前記安定化電圧の間に構成
された前記接合部のうちの別の１つに結合された第２の
クランプ端子とを備える ことを特徴とする回路。 - 【請求項２５】請求項23に記載の回路において、 前記分圧回路は、前記供給端子と前記安定化電圧の間に
直列に結合された負荷素子と、該負荷素子のうちの連続
する素子間に配置された接合部とを備え、前記分圧回路
が、前記接合部のうちの選択された１つで前記感知電圧
を生成するように動作可能であり、 前記クランプ回路は、前記選択された接合部、前記安定
化電圧、および、前記接合部のうちで前記選択された接
合部と前記安定化電圧の間に位置する接合部を含むノー
ドのグループから選択されたノード対の間に結合される ことを特徴とする回路。 - 【請求項２６】請求項23に記載の回路において、 前記分圧回路は、前記供給端子と前記安定化電圧の間に
直列に結合された複数の負荷素子と、前記負荷素子のう
ちの連続する素子間に配置された接合部とを備え、前記
分圧回路は、前記接合部のうちの選択された１つで前記
感知電圧を生成するように動作可能であり、 前記クランプ回路は、前記安定化電圧に結合された負荷
素子の両端間に直接結合される ことを特徴とする回路。 - 【請求項２７】請求項26に記載の回路において、前記負
荷素子の１または２以上の各々は、ダイオード結合され
たトランジスタを備えることを特徴とする回路。 - 【請求項２８】請求項26に記載の回路において、前記ク
ランプ回路は、直列に接続された１または２以上のダイ
オード結合されたトランジスタを備えることを特徴とす
る回路。 - 【請求項２９】請求項23に記載の回路において、前記検
出回路は、 前記供給端子に結合された第１の端子と、第２の端子と
を有する負荷素子と、 前記第２の端子と基準電圧の間に直列に結合され、前記
感知電圧を受け取る制御端子を有するスイッチであっ
て、前記スイッチは、前記感知電圧が前記第２のしきい
値電圧と等しいかまたは超えたときに閉じ、前記感知電
圧が前記第１のしきい値電圧と等しいかまたは低いとき
に開くことによって、前記第２の端子で前記制御信号を
生成するように動作可能であるスイッチと を備えることを特徴とする回路。 - 【請求項３０】請求項23に記載の回路において、前記メ
モリ回路はさらに、 複数のトランジスタは、その中に形成される基板を備
え、 前記安定化電圧は、バック・バイアス電圧として前記基
板に結合される ことを特徴とする回路。 - 【請求項３１】電圧を安定にする方法であって、 安定化電圧と供給電圧の間の複数の中間電圧を生成する
ステップと、 前記中間電圧のうちの選択された１つが第１の値に等し
いときに前記安定化電圧を生成する回路を非活動化する
ステップと、 前記選択された電圧が第２の値に等しいときに前記回路
を活動化するステップと、 前記中間電圧対間、または前記中間電圧の１つと前記安
定化電圧の間の差をクランプして、前記供給電圧と前記
選択された中間電圧の間の感応性を低下させるステップ
と を備えることを特徴とする方法。 - 【請求項３２】請求項31に記載の方法において、前記ク
ランプ・ステップはさらに、前記中間電圧のうち第１の
中間電圧と、前記安定化電圧または前記中間電圧のうち
前記選択された中間電圧と前記安定化電圧の間の第２の
中間電圧のいずれかとの間の差をクランプするステップ
を備えることを特徴とする方法。 - 【請求項３３】請求項31に記載の方法において、前記ク
ランプ・ステップがさらに、前記中間電圧のうち第１の
中間電圧と、前記中間電圧のうちの第２の中間電圧また
は前記安定化電圧との間の差をクランプするステップを
含むことを特徴とする方法。 - 【請求項３４】請求項31に記載の方法において、前記第
２の値は、前記第１の値より大きいことを特徴とする方
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