KR20020040068A - 집적 회로 장치용 승압 회로 - Google Patents

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Abstract

여기에 개시되는 승압 회로는 부스터 회로, 전압 검출 회로, 펄스 발생 회로 및 방전 회로를 포함한다. 상기 부스터 회로는 부스팅 제어 신호에 응답하여 동작하며, 제 1 공급 전압과 상기 제 1 공급 전압보다 낮은 제 2 공급 전압을 이용하여 상기 제 1 공급 전압보다 높은 승압 전압을 생성한다. 상기 전압 검출 회로는 상기 부스팅 제어 신호의 활성화에 응답하여 동작하며, 상기 승압 전압의 레벨 변화를 나타내는 전압 검출 신호를 발생하고, 상기 펄스 발생 회로는 상기 전압 검출 신호의 전압 레벨에 대응하는 펄스 신호를 발생한다. 그리고, 상기 방전 회로는 상기 펄스 신호의 활성화 구간 동안 상기 부스터 회로로 상기 승압 전압의 방전을 위한 방전 경로를 제공한다. 이러한 회로 구성에 의하면, 부스터 회로의 출력 전압을 검출하고 검출된 전압에 따라 부스터 회로의 출력 전압을 방전시킴으로써 전원 전압의 변화에 대한 부스터 회로의 출력 전압의 영향을 최소화할 수 있다.

Description

집적 회로 장치용 승압 회로{VOLTAGE BOOSTING CIRCUIT FOR USE IN AN INTEGRATED CIRCUIT DEVICE}
본 발명은 집적 회로 장치들에 관한 것으로, 더 구체적으로 집적 회로 장치용 승압 회로에 관한 것이다.
집적 회로 장치들 중 불휘발성 반도체 메모리 장치, 특히, 플래시 메모리 장치는 배터리를 이용한 응용 분야 중 대표적으로 개인 휴대 단말기(PDA),셀룰라 폰 등에 활용되어 향후 급격한 시장 팽창이 예상되고 있는 상태이다. 저 소비 전력을 달성하기 위해서, 배터리 전원을 이용하는 플래시 메모리 장치의 저 전원 전압화가 중요한 개선 사항으로 대두된다. 이러한 저 전원 전압화를 통해 응용 기기의 대기 사용 시간의 연장 및 경량화 등의 부가적인 목적을 달성할 수 있다.
저 전원 전압화의 추세에 따라 집적 회로 장치에 사용되는 내부 전압은 외부에서 공급되는 전원 전압보다 높다. 그러므로, 집적 회로 장치 내에는 내부적으로 높은 전압 (이하, "고전압" 또는 "승압 전압"이라 칭함)을 발생할 수 있는 부스팅 스킴 (boosting scheme)을 이용한 승압 회로가 채용되어 왔다. 승압 전압을 발생하기 위한 부스팅 스킴을 채용하는 경우, 상기 승압 전압이 전원 전압이 변동에 관계없이 일정하게 유지되는 것이 바람직하다. 만약 전원 전압의 변동에 비례하여 승압 회로를 통해 출력되는 승압 전압이 크게 가변되면, 집적 회로 장치 내부의 논리 회로를 구성하는 요소, 즉, 모오스 트랜지스터에 대한 인가 전압이 크게 바뀌게 되며, 이는 집적 회로 장치에서 심각한 오류가 발생되게 한다. 예를 들면, 지나치게 높은 전압이 인가되는 경우, 집적 회로 장치 내부의 p/n 접합에 항복 전압 이상의 전압이 가해짐에 따라 결함이 야기될 수 있다. 또한, 모오스 트랜지스터의 절연막의 열화 현상 또는 소모 전류량의 급격한 증가 현상이 야기될 수 있다. 따라서, 전원 전압의 변화시에 승압 회로를 통해 생성하는 승압 전압의 변동을 가능한 억제하기 위해 다양한 기술들이 제안되어 왔다.
승압 전압의 변동을 억제하기 위한 기술들 중 하나는 부스팅 스킴에 사용되는 커패시터들의 수를 제어하는 것이며, IEEE 1996 Symposium On VLSI Circuits Digest Of Technical Papers, pp.172-173에 "A 2.7V Only 8Mb×16 NOR Flash Memory"라는 제목으로 발표되었다. 상기 논문에 게재된 승압 회로가 도 1에 도시되어 있다.
도 1을 참조하면, 종래 승압 회로는 부스터 (10)와 제어 로직 (12)으로 구성된다. 부스터 (10)는 2개의 인버터들 (20, 24), 2개의 커패시터들 (22, 26) 그리고 PMOS 트랜지스터 (28)로 구성되며, 도시된 바와 같이 연결된다. 상기 부스터 (10)는 제어 신호 ()의 로우-하이 천이에 응답하여 전원 전압 (VCC)보다 높은 승압 전압 (VPP)을 발생한다. 상기 제어 로직 (12)은 제어 신호 (Vcdet)에 따라 부스터 (10)의 인버터들 (20, 24)을 개별적으로 선택함으로써 부스터 (10)에 사용되는 커패시터들의 수를 결정한다. 여기서, 상기 제어 신호 (Vcdet)의 전압 레벨은 전압 분배기 (미도시됨)를 통해 승압 전압 (VPP)을 분배함으로써 결정될 수 있다.
회로 동작에 있어서, 상기 승압 전압 (VPP)이 증가됨에 따라 제어 신호 (Vcdet)의 전압 레벨이 증가되면, 제어 로직 (12)은 부스터 (10)에 사용된 인버터들 (20, 24) 중 하나를 디세이블시킨다. 즉, 하나의 커패시터를 이용하여 부스팅 동작이 행해지기 때문에, 승압 전압 (VPP)은 개략적으로 절반으로 감소된다. 만약승압 전압 (VPP)이 낮아지면, 상기 제어 로직 (12)은 디세이블된 인버터를 인에이블시킨다. 즉, 두개의 커패시터들을 이용하여 부스팅 동작이 행해지기 때문에, 승압 전압 (VPP)은 다시 증가된다.
도 2는 전원 전압 변화 및 승압 전압 변화의 관계를 보여주는 도면이다.
도 2를 참조하면, 전원 전압이 VCC1과 VCC2 사이의 범위에 존재하는 경우, 부스터 (10)의 커패시터들 (22, 26)이 모두 사용되도록 제어 로직 (12)이 설계된다. 전원 전압이 VCC2과 VCC3 사이의 범위에 존재하는 경우, 부스터 (10)의 커패시터들 (22, 26) 중 어느 하나가 사용되도록 제어 로직 (12)이 설계된다. 전자의 경우, 부스터 (10)의 출력 전압 즉, 승압 전압 (VPP)은 2개의 커패시터들을 이용하여 부스팅 동작을 수행함에 따라 VPP1과 VPP2 사이에 존재한다. 후자의 경우, 부스터 (10)의 출력 전압 (VPP)은 하나의 커패시터를 이용하여 부스팅 동작이 수행되기 때문에 VPP2과 VPP1 사이에 존재한다.
앞서 설명된 승압 회로에 따르면, 부스팅 동작에 사용되는 커패시터들의 수가 변화됨에 따라 (또는 전원 전압이 변화됨에 따라) 승압 전압 (VPP)이 크게 변화된다. 이는 집적 회로 장치의 동작이 불안정함을 의미한다. 따라서, 집적 회로 장치의 안정된 동작을 보장하기 위해서는, 전원 전압의 변동에 적은 영향을 받는 승압 회로가 요구된다.
본 발명의 목적은 전원 전압의 변화에 따라 가변되는 승압 전압의 변화폭을 억제할 수 있는 집적 회로 장치의 승압 회로를 제공하는 것이다.
도 1은 종래의 승압 회로를 보여주는 회로도;
도 2는 도 1의 승압 회로에서 전원 전압의 변화에 따른 승압 전압의 변화를 보여주는 도면;
도 3은 본 발명에 따른 집적 회로 장치의 승압 회로를 보여주는 블럭도;
도 4는 도 3에 도시된 승압 회로의 바람직한 실시예;
도 5는 도 4에 도시된 승압 회로의 주요 부분들의 신호 파형도; 그리고
도 6은 도 4에 도시된 승압 회로에서 전원 전압의 변화에 따른 승압 전압의 변화를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명
100: 승압 회로110: 부스터 회로
120: 전압 클램프 회로122: 전압 검출 회로
124: 펄스 발생 회로126: 방전 회로
438: 분압 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 집적 회로 장치의 승압 회로는 부스터 회로, 전압 검출 회로, 펄스 발생 회로 및 방전 회로를 포함한다. 상기 부스터 회로는 부스팅 제어 신호에 응답하여 동작하며, 제 1 공급 전압과 상기 제 1 공급 전압보다 낮은 제 2 공급 전압을 이용하여 상기 제 1 공급 전압보다 높은 승압 전압을 생성한다. 상기 전압 검출 회로는 상기 부스팅 제어 신호의 활성화에 응답하여 동작하며, 상기 승압 전압의 레벨 변화를 나타내는 전압 검출 신호를 발생하고, 상기 펄스 발생 회로는 상기 전압 검출 신호의 전압 레벨에 대응하는 펄스 신호를 발생한다. 그리고, 상기 방전 회로는 상기 펄스 신호의 활성화 구간 동안 상기 부스터 회로로 상기 승압 전압의 방전을 위한 방전 경로를 제공한다.
(작용)
이러한 장치에 의하면, 부스터 회로의 출력 전압이 안정화되도록 부스터 회로의 출력 전압을 검출하고 검출된 전압에 따라 부스터 회로의 출력 전압을 방전시킬 수 있다.
(실시예)
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명된다.
도 3은 본 발명에 따른 집적 회로 장치의 승압 회로를 보여주는 블럭도이다.
도 3을 참조하면, 본 발명의 승압 회로 (100)는 부스터 회로 (110) 및 전압 클램프 회로 (또는 전압 안정화 회로) (120)를 포함한다. 부스터 회로 (110)는 부스팅 제어 신호 (PBOOST)에 응답하여 동작하며, 제 1 공급 전압 (또는 전원 전압) (VCC)과 상기 전원 전압 (VCC)보다 낮은 제 2 공급 전압 (또는 접지 전압) (GND)을 이용하여 상기 전원 전압 (VCC)보다 높은 승압 전압 (VPP)을 발생한다. 상기 전압 클램프 회로 (120)는 부스터 회로 (110)의 출력단 (VPP)에 연결되며, 부스팅 제어 신호 (PBOOST)에 응답하여 전원 전압 (VCC)에 따라 변화되는 승압 전압 (VPP)을 목표 전압으로 클램프한다. 상기 전압 클램프 회로 (120)는 전압 검출 회로 (122), 펄스 발생 회로 (124), 그리고 방전 회로 (126)로 구성된다.
상기 전압 검출 회로 (122)는 승압 전압 (VPP)을 받아들이도록 연결되며, 부스팅 제어 신호 (PBOOST)에 응답하여 승압 전압 (VPP) 레벨을 검출한다. 전압 검출 회로 (122)는 승압 전압 (VPP)이 소정의 문턱 전압을 초과할 때 승압 전압의 증가에 비례하는 (또는 추종하는) 전압 레벨을 갖는 검출 전압 신호 (V_DET)를 출력한다. 상기 펄스 발생 회로 (124)는 상기 검출 전압 신호 (V_DET)의 전압 레벨이 소정의 문턱 전압보다 높은 구간 동안 활성화되는 펄스 신호를 발생한다. 상기 방전 회로 (126)는 승압 전압이 낮아지도록 상기 펄스 발생 회로 (124)로부터 출력되는 펄스 신호의 활성화 구간 동안 방전 동작을 수행한다.
만약 부스터 회로 (110)로부터 출력된 승압 전압 (VPP)이 방전 동작에 의해서 점차적으로 감소되고 원하는 목표 전압에 도달하게 되면, 전압 검출 회로 (122)의 입력 전압 역시 감소된다. 상기 전압 검출 회로 (122)의 입력 전압에 비례하여감소하는 검출 전압 (V_DET)이 펄스 발생 회로 (124)에 입력되더라도, 펄스 신호는 발생되지 않는다. 결과적으로, 방전 회로 (126)은 승압 전압의 방전 동작이 정지되도록 비활성화된다.
도 4에는 본 발명에 따른 승압 회로 (100)의 바람직한 실시예가 도시되어 있다.
도 4를 참조하면, 부스터 회로 (110)는 인버터들 (406, 414, 426), PMOS 트랜지스터들 (408, 416, 428), NMOS 트랜지스터들 (410, 424), 공핍형 모오스 트랜지스터들 (418, 430), 커패시터들 (412, 422)로 구성되며, 도면에 도시된 바와 같이 연결된다. 상기 부스터 회로 (110)는 1999년 2월에 열린 제 6 회 한국 반도체 학술 대회에서 "Quick Double Bootstrapping Scheme for Word Line of 1.8V Only 16Mb Flash Memory"라는 제목으로 발표되었다. 본 발명에 따른 부스터 회로 (110) 대신 다른 형태의 부스터 회로가 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
계속해서 도 4를 참조하면, 전압 검출 회로 (122)는 인버터 (432), PMOS 트랜지스터 (434), 그리고 전압 분배기 (438)로 구성된다. 상기 PMOS 트랜지스터 (434)는 인버터 (432)를 통해 인가되는 부스팅 제어 신호 (PBOOST)에 따라 턴 온/오프되며, 승압 전압 (VPP)을 받아들이도록 연결된 소오스 및 전압 분배기 (438)에 연결된 드레인을 갖는다. 상기 인버터 (432)는 동작 전압으로서 승압 전압 (VPP)을 공급 받는다. 상기 전압 분배기 (438)는 3개의 NMOS 트랜지스터들 (440, 442, 444)와 저항 (446)으로 구성된다. 상기 NMOS 트랜지스터들 (440, 442, 444)의 전류 통로들은 PMOS 트랜지스터 (434)의 드레인과 노드 (A) 사이에 직렬 연결되며, 그것의 게이트들은 NMOS 트랜지스터들 (440, 442, 444)이 다이오드로서 동작하도록 연결된다.
동작에 있어서, 부스팅 제어 신호 (PBOOST)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 PMOS 트랜지스터 (434)는 인버터 (432)를 통해 인가되는 상기 부스팅 제어 신호 (PBOOST)의 하이-로우 천이에 의해서 턴 온된다. 결과적으로, 전압 검출 회로 (122)를 구성하는 경로 상으로 승압 전압 (VPP)이 입력된다. 만약 승압 전압 (VPP)이 다이오드 연결된 NMOS 트랜지스터들 (440, 442, 444)의 문턱 전압들의 합에 대응하는 전압보다 낮으면, 다이오드 연결된 NMOS 트랜지스터들 (440, 442, 444)의 경로가 도통되지 않는다. 반면에, 만약 승압 전압 (VPP)이 다이오드 연결된 NMOS 트랜지스터들 (440, 442, 444)의 문턱 전압들의 합에 대응하는 전압보다 높으면, 다이오드 연결된 NMOS 트랜지스터들 (440, 442, 444)의 경로가 도통된다. 후자의 경우, 노드 (A)의 전압은 저항 (446)의 작용에 의해 승압 전압 (VPP)의 일부분이 된다. 즉, 승압 전압 (VPP)이 전압 분배기 (438)에 의해서 분배되고, 그렇게 분배된 전압 (V_DET)은 승압 전압 (VPP) 레벨을 검출한 결과로서 펄스 발생 회로 (124)에 제공된다.
상기 펄스 발생 회로 (124)는, 도 4에 도시된 바와 같이, 저항 (452), 2개의 PMOS 트랜지스터들 (454, 462), 그리고 2개의 NMOS 트랜지스터들 (454, 456)로 구성된다. 저항 (452), NMOS 트랜지스터 (454)의 전류 통로 및 PMOS 트랜지스터 (456)의 전류 통로는 전원 전압 (VCC)과 접지 전압 (GND) 사이에 직렬 연결되며,상기 트랜지스터들 (454, 456)은 전압 검출 회로 (122)로부터 출력되는 검출 전압 (V_DET) 신호에 의해서 공통으로 제어된다. 상기 저항 (452) 및 트랜지스터들 (454, 456)은 제 1 인버터 회로를 구성한다. 상기 PMOS 트랜지스터 (462)의 전류 통로 및 상기 NMOS 트랜지스터 (464)의 전류 통로는 전원 전압 (VCC)과 접지 전압 (GND) 사이에 직렬로 형성되고, 그것의 게이트들은 제 1 인버터 회로의 출력단 (B)에 공통으로 연결된다. 상기 트랜지스터들 (462, 464)은 제 2 인버터 회로를 구성한다.
상기 제 1 인버터 회로에 있어서, 전원 전압 (VCC)이 저항 (452)을 거쳐 공급되도록 함으로써 인버터 회로의 논리 문턱 전압이 낮아진다. 즉, 제 1 인버터 회로의 출력단 (B)과 전원 전압 (VCC)을 연결하는 풀업 소자 (즉, PMOS 트랜지스터)의 전도도가 작아질수록 인버터 회로의 논리 문턱 전압이 작아진다. 이와 반대로, 인버터 회로의 출력단 (B)과 접지 전압 (GND)을 연결하는 풀다운 소자 (즈, NMOS 트랜지스터)의 전도도가 작아질수록 인버터 회로의 논리 문턱 전압이 커진다. 본 실시예와 같이 풀업 소자 측에 저항 (452)을 삽입하면 인버터 회로의 논리 문턱 전압이 감소하게 되며, 그 결과 전원 전압 (VCC)의 변동에 따른 논리 문턱 전압의 변동율이 감소하는 효과를 얻을 수 있다. 즉, 목표 승압 전압의 변동율이 감소하게 된다. 여기서, 풀다운 소자 측에 저항을 삽입함으로써 인버터 회로의 논리 문턱 전압을 높일 수 있음은 앞서의 설명으로부터 자명하다.
PMOS 트랜지스터 (462) 및 NMOS 트랜지스터 (464)로 구성된 제 2 인버터 회로는 제 1 인버터 회로의 출력 신호를 반전시켜 펄스 신호를 출력한다. 상기 제 2인버터 회로는 안정된 형태의 펄스 신호를 출력하기 위한 것이다. 다시 말해서, 부스터 회로 (110)에 의해서 생성된 승압 전압이 완전히 안정화될 때, 노드 (A)는 전원 전압 (VCC)과 접지 전압 (GND) 사이의 전압을 가지며, 이는 펄스 발생 회로 (124)의 제 1 인버터 회로의 출력 신호 (B)가 하이 레벨의 전원 전압 (VCC) 및 로우 레벨의 접지 전압 (GND)을 사이의 전압 값을 갖게 한다. 결과적으로, 그러한 신호가 다음 블록에 대해 사용되는 것은 신호의 불안정성을 낳기 때문에 제거하는 것이 바람직하다. 따라서, 펄스 발생 회로 (124)의 제 2 인버터 회로는 그러한 신호를 제거하는 역할을 수행한다.
상기 방전 회로 (126)는 승압 전압 (VPP)과 접지 전압 (GND) 사이에 형성된 전류 통로 및 상기 펄스 발생 회로 (124)에서 발생된 펄스 신호를 받아들이도록 연결된 게이트를 갖는 NMOS 트랜지스터 (468)로 구성된다. 상기 방전 회로 (126)는 상기 펄스 신호의 활성화 구간 동안 턴 온되며, 그 결과 승압 전압 (VPP)이 펄스 신호의 활성화 구간 동안 방전된다.
도 5는 도 4에 도시된 승압 회로의 주요 부분들의 신호 파형도이다. 이하, 본 발명에 따른 승압 회로의 동작이 참조 도면들에 의거하여 상세히 설명된다.
도 5에 도시된 바와 같이, 부스팅 제어 신호 (PBOOST)가 로우 레벨에서 하이 레벨로 천이할 때, 부스터 회로 (110)는 승압 전압 (VPP)으로서 목표 승압 전압 (VPP_stb)보다 높은 전압 (Vpeak)을 발생한다. 이와 동시에, 전압 검출 회로 (122)는 로우-하이 천이를 갖는 부스팅 제어 신호 (PBOOST)에 응답하여 부스터 회로 (110)의 출력 전압 (Vpeak)을 받아들인다. 만약 전압 검출 회로 (122)의 입력 전압이 전압 분배기 (438)의 NMOS 트랜지스터들 (440, 442, 444)의 문턱 전압들의 합보다 크면, 상기 전압 검출 회로 (122)는 입력 전압에 추종하는 전압 레벨을 갖는 검출 전압 신호 (V_DET)를 출력한다.
그 다음에, 펄스 발생 회로 (124)의 출력 신호 또는 펄스 신호는 상기 전압 검출 회로 (122)의 검출 전압 신호 (V_DET)가 로우-하이 천이에 대응하는 제 1 인버터 회로 (452, 454, 456)의 논리 문턱 전압 (V_LT1)을 초과할 때 로우 레벨에서 하이 레벨로 천이된다. 로우-하이 천이를 갖는 펄스 신호에 의해서 방전 회로 (126)의 NMOS 트랜지스터 (468)가 턴 온되며, 그 결과 부스터 회로 (110)의 출력 전압 (VPP)이 점차적으로 낮아진다.
만약 부스터 회로 (110)의 출력 전압 (VPP)이, 도 5에 도시된 바와 같이, 목표 승압 전압 (VPP_stb)에 도달하게 되면, 목표 승압 전압 (VPP_stb)의 감소는 다음과 같은 절차에 따라 억제된다. 부스터 회로 (110)의 출력 전압 (VPP)이 목표 승압 전압 (VPP_stb)에 점차 접근하면, 노드 (A)에 나타나는 검출 전압 (V_DET) 역시 출력 전압 (VPP)의 감소에 비례하여 점차적으로 감소된다. 상기 검출 전압 (V_DET)이 하이-로우 천이에 대응하는 펄스 발생 회로 (124)의 제 1 인버터 회로 (452, 454, 456)의 논리 문턱 전압 (V_LT2) 이하로 감소된다. 이는 제 1 인버터 회로의 출력이 접지 전압으로부터 점차적으로 증가되게 한다. 펄스 발생 회로 (124)의 제 2 인버터 회로 (462, 464)로부터 출력되는 펄스 신호는 전원 전압 (VCC)의 하이 레벨에서 접지 전압 (GND)의 로우 레벨로 천이되며, 그 결과 방전 회로 (126)를 통한 방전 동작이 정지된다. 따라서, 부스터 회로 (110)의 출력 전압 (VPP)은 목표 승압전압 (VPP_stb)으로 유지된다.
이 실시예에 있어서, 부스터 회로 (110)의 초기 전압 또는 최대 전압 (Vpeak)은 전압 안정화 회로 또는 전압 클램프 회로 (120)를 통해 약 21㎱ 이하의 시간 내에 목표 승압 전압 (VPP_stb) 레벨에 가깝게 감소될 수 있다.
도 6은 도 4에 도시된 승압 회로에서 전원 전압의 변화에 따른 승압 전압의 변화를 보여주는 도면이다. 종래 기술의 부스터 회로에 사용된 커패시터들 (22, 26)의 총 사이즈는 6498㎛2(면적 : 2*3,249㎛2)이며, 본 발명의 부스터 회로에 사용된 하나의 캐패시터는 6498 ㎛2의 면적을 갖는 구조를 채용하였다. 또한, 전원 전압 (VCC)은 2.5V, 2.8V, 3V, 3.3V, 3.5V, 3.8V, 그리고 4V로 다양하게 변화된다. 이러한 조건에 의하면, 도 6에 도시된 바와 같이, 본 발명의 승압 회로에서 생성된 출력 전압 (VPP)의 변화율이 종래 기술의 승압 회로에 비해 억제되었음을 알 수 있다. 본 발명에 따른 승압 회로의 출력 전압 (VPP)은 최대 5.67V와 최소 5.31V 사이에서 변화되고, 종래 기술에 따른 승압 회로의 출력 전압 (VPP)은 최대 5.67V와 최소 4.80V 사이에서 변화된다.
상술한 바와 같이, 부스터 회로의 출력 전압을 검출하고 검출된 전압에 따라 부스터 회로의 출력 전압을 방전시킴으로써 전원 전압의 변화에 대한 부스터 회로의 출력 전압의 영향을 최소화할 수 있다.

Claims (9)

  1. 부스팅 제어 신호 (PBOOST)에 응답하여 동작하며, 제 1 공급 전압 (VCC)과 상기 제 1 공급 전압보다 낮은 제 2 공급 전압 (GND)을 이용하여 상기 제 1 공급 전압보다 높은 승압 전압 (VPP)을 생성하는 부스터 회로 (110)와;
    상기 부스팅 제어 신호의 활성화에 응답하여 동작하며, 상기 승압 전압의 레벨 변화를 나타내는 전압 검출 신호 (V_DET)를 발생하는 전압 검출 회로 (122)와;
    상기 전압 검출 신호의 전압 레벨에 대응하는 펄스 신호를 발생하는 펄스 발생 회로 (124) 및;
    상기 펄스 신호의 활성화 구간 동안 상기 부스터 회로로 상기 승압 전압의 방전을 위한 방전 경로를 제공하는 방전 회로 (126)를 포함하는 집적 회로 장치의 승압 회로.
  2. 제 1 항에 있어서,
    상기 전압 검출 신호의 전압 레벨은 상기 승압 전압의 레벨을 추종하는 집적 회로 장치의 승압 회로.
  3. 제 1 항에 있어서,
    상기 부스터 회로는 상기 부스팅 제어 신호에 응답하여 동작하는 더블 부스터 회로인 집적 회로 장치의 승압 회로.
  4. 제 1 항에 있어서,
    상기 전압 검출 회로는
    동작 전압으로서 상기 승압 전압을 공급받으며, 상기 부스팅 제어 신호를 반전시키는 인버터 (432)와;
    상기 인버터의 출력 신호를 받아들이도록 연결된 게이트, 상기 승압 전압을 받아들이도록 연결된 스위치 트랜지스터 (434) 및;
    상기 스위칭 트랜지스터의 드레인과 상기 제 2 공급 전압 사이에 연결되는 분압 회로 (438)를 포함하는 집적 회로 장치의 승압 회로.
  5. 제 4 항에 있어서,
    상기 분압 회로는:
    상기 승압 전압과 상기 분압 회로의 출력단 (A) 사이에 직렬 연결된 복수의 다이오드-연결 트랜지스터들 (440, 442, 444) 및;
    상기 분압 회로의 출력단 (A)과 상기 제 2 공급 전압 사이에 연결된 저항(446)을 포함하는 집적 회로 장치의 승압 회로.
  6. 제 5 항에 있어서,
    상기 복수의 다이오드-연결 트랜지스터들은 증가형 모스 트랜지스터들 (enhancement-type MOS transitors)인 집적 회로 장치의 승압 회로.
  7. 제 1 항에 있어서,
    상기 펄스 발생 회로는 상기 전압 검출 회로와 상기 방전 회로 사이에 연결되는 인버터를 포함하는 집적 회로 장치의 승압 회로.
  8. 제 2 항에 있어서,
    상기 펄스 발생 회로는 상기 전압 검출 회로와 상기 방전 회로 사이에 차례로 직렬 연결되는 제 1 및 제 2 인버터들을 포함하되,
    상기 제 1 인버터는 저항(452)을 통해 상기 제 1 공급전압을 받아들이는 집적 회로 장치의 승압 회로.
  9. 제 1 항에 있어서,
    상기 방전 회로는 NMOS 트랜지스터인 집적 회로 장치의 승압 회로.
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