JP4485720B2

JP4485720B2 - 集積回路装置用昇圧回路

Info

Publication number: JP4485720B2
Application number: JP2001325087A
Authority: JP
Inventors: 大錫邊; 瀛湖林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-11-23
Filing date: 2001-10-23
Publication date: 2010-06-23
Anticipated expiration: 2021-10-23
Also published as: US6590442B2; JP2002199703A; DE10155691A1; KR20020040068A; US20020130702A1; KR100352907B1

Description

【０００１】
【発明の属する技術分野】
本発明は集積回路装置に係り、より詳細には、集積回路装置用昇圧回路に関するものである。
【０００２】
【従来の技術】
集積回路装置のうち不揮発性半導体メモリ装置、特にフラッシュメモリ装置は、バッテリを利用した応用分野のうち個人携帯端末器（ＰＤＡ）、携帯電話等に活用されて急激な市場膨張が予想されている。その際、低消費電力を達成するために、バッテリ電源を利用するフラッシュメモリ装置の低電源電圧化が重要な改善事項になる。このような低電源電圧化によって応用機器の待機使用時間の延長及び軽量化等の付加的な目的を達成できる。
【０００３】
低電源電圧化に従って、集積回路装置に使用する内部電圧は外部から供給される電源電圧より高くなる。従って、集積回路装置の内部には内部的に高い電圧（以下、“高電圧”又は“昇圧電圧”と呼ぶ）を発生できるブースティングスキームを利用した昇圧回路が採用されてきた。昇圧電圧を発生するためのブースティングスキームを採用する場合、昇圧電圧が電源電圧の変動に関係なく一定に維持されることが望ましい。もし、電源電圧の変動に比例して昇圧回路を通じて出力される昇圧電圧が大幅に可変されると、集積回路装置の内部の論理回路を構成する要素、即ち、ＭＯＳトランジスタに対する印加電圧が大幅に変わり、これは集積回路装置で深刻な間違いを発生させる。例えば、超高電圧が印加される場合、集積回路装置の内部のｐ／ｎ接合に降伏電圧以上の電圧が印加されるに従って、欠陥が発生される。また、ＭＯＳトランジスタの絶縁膜の劣化現象または消費電流量の急激な増加現象が発生する。従って、電源電圧の変化時、昇圧回路を通じて生成される昇圧電圧の変動をできるだけ抑制するために様々な技術が提案されてきた。
【０００４】
昇圧電圧の変動を抑制するための技術の１つはブースティングスキームに使用するキャパシタの数を制御するものであり、ＩＥＥＥ１９９６ＳｙｐｏｓｉｕｍＯｎＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇｅｓｔＯｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ．ｐｐ．１７２−１７３に“Ａ２．７ＶＯｎｌｙ８Ｍｂ×１６ＮＯＲＦｌａｓｈＭｅｍｏｒｙ”の名称で発表された。論文に掲載された昇圧回路を図１に示す。
【０００５】
図１を参照すると、従来の昇圧回路はブースタ１０と制御ロジック１２で構成される。ブースタ１０は２つのインバータ２０，２４と、２つのキャパシタ２２，２６と、ＰＭＯＳトランジスタ２８とで構成され、図に示すように接続される。ブースタ１０は制御信号ＫＣＫ／のローハイ遷移に応じて電源電圧ＶＣＣより高い昇圧電圧ＶＰＰを発生する。制御ロジック１２は制御信号Ｖｃｄｅｔに従ってブースタ１０のインバータ２０，２４を個別的に選択することによって、ブースタ１０に使用されるキャパシタの数を決定する。ここで、
制御信号Ｖｃｄｅｔの電圧レベルは電圧分配器（図示しない）を通じて昇圧電圧ＶＰＰを分配することによって決定できる。
【０００６】
回路動作において、昇圧電圧ＶＰＰの増加に従って制御信号Ｖｃｄｅｔの電圧レベルが増加すると、制御ロジック１２はブースタ１０に使用したインバータ２０，２４のうち１つをディセーブルさせる。即ち、１つのキャパシタを利用してブースティング動作が行われるので、昇圧電圧ＶＰＰは概略的に半分減少する。もし、昇圧電圧ＶＰＰが低くなると、制御ロジック１２はディセーブルされたインバータをイネーブルさせる。即ち、２つのキャパシタを利用してブースティング動作をするので、昇圧電圧ＶＰＰは再び増加する。
【０００７】
図２は電源電圧変化及び昇圧電圧変化の関係を示す図である。
【０００８】
図２を参照すると、電源電圧がＶＣＣ１とＶＣＣ２との間の範囲に存在する場合、ブースタ１０のキャパシタ２２，２６が全部使用されるように制御ロジック１２が設計される。電源電圧がＶＣＣ２とＶＣＣ３との間の範囲に存在する場合、ブースタ１０のキャパシタ２２，２６のうちいずれか１つが使用されるように制御ロジック１２が設計される。前者の場合、ブースタ１０の出力電圧、即ち、昇圧電圧ＶＰＰは２つのキャパシタを利用してブースティング動作をするに従って、ＶＰＰ１とＶＰＰ２の間に存在する。後者の場合、ブースタ１０の出力電圧ＶＰＰは１つのキャパシタを利用してブースティング動作をするので、ＶＰＰ２とＶＰＰ１の間に存在する。
【０００９】
【発明が解決しようとする課題】
前述した昇圧回路によると、ブースティング動作に使用されるキャパシタの数が変化するに従って（又は、電源電圧が変化するに従って）、昇圧電圧ＶＰＰが大幅に変化する。これは集積回路装置の動作が不安定になることを意味する。従って、集積回路装置の安定した動作を保障するためには、電源電圧変動の影響が少ない昇圧回路が要求される。
【００１０】
本発明は、電源電圧の変化に従って可変される昇圧電圧の変化幅を抑制できる集積回路装置用昇圧回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の集積回路装置用昇圧装置は、ブースタ回路、電圧検出回路、パルス発生回路及び放電回路を含む。ブースタ回路はブースティング制御信号に応じて動作し、第１供給電圧とこの第１供給電圧より低い第２供給電圧を利用して第１供給電圧より高い昇圧電圧を発生する。電圧検出回路はブースティング制御信号の活性化に応じて動作し、昇圧電圧のレベル変化を示す電圧検出信号を発生し、パルス発生回路は電圧検出信号の電圧レベルに対応するパルス信号を発生する。そして、放電回路はパルス信号の活性化の区間の間、ブースタ回路に昇圧電圧の放電のための放電経路を提供する。
【００１２】
このような装置によると、ブースタ回路の出力電圧が安定化されるようにブースタ回路の出力電圧を検出し、検出された電圧に従ってブースタ回路の出力電圧を放電できる。
【００１３】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。
【００１４】
図３は本発明による集積回路装置用昇圧回路を示す構成図である。
【００１５】
図３を参照すると、本発明の昇圧回路１００はブースタ回路１１０及び電圧クランプ回路（または、電圧安定化回路）１２０を含む。ブースタ回路１１０はブースティング制御信号ＰＢＳＴに応じて動作し、第１供給電圧（または、電源電圧）ＶＣＣと電源電圧ＶＣＣより低い第２供給電圧（または、接地電圧）ＧＮＤを利用して電源電圧ＶＣＣより高い昇圧電圧ＶＰＰを発生する。電圧クランプ回路１２０はブースタ回路１１０の出力端ＶＰＰに接続され、ブースティング制御信号ＰＢＳＴに応じて電源電圧ＶＣＣに従って変化する昇圧電圧ＶＰＰを目標電圧にクランプする。電圧クランプ回路１２０は電圧検出回路１２２、パルス発生回路１２４、そして放電回路１２６とを含む。
【００１６】
電圧検出回路１２２は昇圧電圧ＶＰＰを取り込むように接続され、ブースティング制御信号ＰＢＳＴに応じて昇圧電圧ＶＰＰレベルを検出する。電圧検出回路１２２は昇圧電圧ＶＰＰが所定しきい値電圧を超過する時、昇圧電圧の増加に比例する（または、追従する）電圧レベルを有する検出電圧信号ＶＤＥＴを出力する。パルス発生回路１２４は検出電圧信号ＶＤＥＴの電圧レベルが所定しきい値電圧より高い区間の間、活性化されるパルス信号ＰＬを発生する。放電回路１２６は昇圧電圧が低くなるようにパルス発生回路１２４から出力されるパルス信号ＰＬの活性化の区間の間、放電動作を実行する。
【００１７】
もし、ブースタ回路１１０から出力された昇圧電圧ＶＰＰが放電動作によって次第に減少し、要求される目標電圧に到達すると、電圧検出回路１２２の入力電圧も減少する。電圧検出回路１２２の入力電圧に比例して減少する検出電圧ＶＤＥＴがパルス発生回路１２４に入力されても、パルス信号ＰＬは発生されない。結果的に、放電回路１２６は昇圧電圧の放電動作を停止するように非活性化される。
【００１８】
図４は本発明による昇圧回路１００の望ましい具体的回路図を示す。
【００１９】
図４を参照すると、ブースタ回路１１０はインバータ４０６，４１４，４２６と、ＰＭＯＳトランジスタ４０８，４１６，４２０，４２８と、ＮＭＯＳトランジスタ４１０，４２４と、デプレッション型ＭＯＳトランジスタ４１８，４３０と、キャパシタ４１２，４２２とで構成され、図に示すように接続される。このブースタ回路１１０は１９９９年２月の第６回韓国半導体学術大会で“ＱｕｉｃｋＤｏｕｂｌｅＢｏｏｔｓｔｒａｐｐｉｎｇＳｃｈｅｍｅｆｏｒＷｏｒｄＬｉｎｅｏｆ１．８ＶＯｎｌｙ１６ＭｂＦｌａｓｈＭｅｍｏｒｙ”の名称で発表された。このようなブースタ回路１１０の代わりに他の形態のブースタ回路を使用することができることは当業者には周知である。
【００２０】
続いて図４を参照すると、電圧検出回路１２２はインバータ４３２と、ＰＭＯＳトランジスタ４３４と、電圧分配器（分圧回路）４３８とで構成される。ＰＭＯＳトランジスタ４３４はインバータ４３２を通じて印加されるブースティング制御信号ＰＢＳＴに従ってターンオン／オフされ、昇圧電圧ＶＰＰを取り込むように接続されたソース及び電圧分配器４３８に接続されたドレインを有する。インバータ４３２には動作電圧として昇圧電圧ＶＰＰが供給される。電圧分配器４３８は３つのエンハンスメント型ＮＭＯＳトランジスタ４４０，４４２，４４４と抵抗４４６で構成される。ＮＭＯＳトランジスタ４４０，４４２，４４４の電流通路はＰＭＯＳトランジスタ４３４のドレインとノードＡとの間に直列接続され、同トランジスタのゲートはＮＭＯＳトランジスタ４４０，４４２，４４４がダイオードとして動作するように接続される。
【００２１】
動作において、ブースティング制御信号ＰＢＳＴがローレベルからハイレベルに遷移する時、ＰＭＯＳトランジスタ４３４はインバータ４３２を通じて印加されるブースティング制御信号ＰＢＳＴのハイロー遷移によってターンオンされる。その結果として、電圧検出回路１２２を構成する経路上に昇圧電圧ＶＰＰが入力される。もし、昇圧電圧ＶＰＰがダイオード接続されたＮＭＯＳトランジスタ４４０，４４２，４４４のしきい値電圧の合計に対応する電圧より低いと、ダイオード接続されたＮＭＯＳトランジスタ４４０，４４２，４４４の経路は導通されない。これに対して、昇圧電圧ＶＰＰがダイオード接続されたＮＭＯＳトランジスタ４４０，４４２，４４４のしきい値電圧の合計に対応する電圧より高いと、ダイオード接続されたＮＭＯＳトランジスタ４４０，４４２，４４４の経路は導通される。後者の場合、ノードＡの電圧は抵抗４４６の作用によって昇圧電圧ＶＰＰの一部分になる。即ち、昇圧電圧ＶＰＰが電圧分配器４３８によって分配され、分配された電圧ＶＤＥＴは昇圧電圧ＶＰＰレベルを検出した結果としてパルス発生回路１２４に提供される。
【００２２】
パルス発生回路１２４は、図４に示すように、抵抗４５２と、２つのＰＭＯＳトランジスタ４５４，４６２と、２つのＮＭＯＳトランジスタ４５６，４６４とで構成される。抵抗４５２、ＮＭＯＳトランジスタ４５４の電流通路及びＰＭＯＳトランジスタ４５６の電流経路は電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列接続され、トランジスタ４５４，４５６は電圧検出回路１２２から出力される検出電圧ＶＤＥＴ信号によって共通に制御される。抵抗４５２及びトランジスタ４５４，４５６は第１インバータ回路を構成する。ＰＭＯＳトランジスタ４６２の電流通路及びＮＭＯＳトランジスタ４６４の電流通路は電源電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に形成され、同トランジスタのゲートは第１インバータ回路の出力端Ｂに共通に接続される。トランジスタ４６２，４６４は第２インバータ回路を構成する。
【００２３】
第１インバータ回路において、電源電圧ＶＣＣが抵抗４５２を経て供給されるようにすることによって、インバータ回路の論理しきい値電圧が低くなる。即ち、第１インバータ回路の出力端Ｂと電源電圧ＶＣＣを接続するプルアップ素子（即ち、ＰＭＯＳトランジスタ）の伝導度が少なくなるほど、インバータ回路の論理しきい値電圧は減少する。これに対して、インバータ回路の出力端Ｂと接地電圧ＧＮＤを接続するプルダウン素子（即ち、ＮＭＯＳトランジスタ）の伝導度が少なくなるほど、インバータ回路の論理しきい値電圧は増加する。本具体例のように、プルアップ素子側に抵抗４５２を挿入すると、インバータ回路の論理しきい値電圧が減少し、その結果、電源電圧ＶＣＣの変動に従う論理しきい値電圧の変動率が減少する効果を得ることができる。即ち、目標昇圧電圧の変動率が減少する。ここで、プルダウン素子側に抵抗を挿入することによって、インバータ回路の論理しきい値電圧を増加させ得ることは確実である。
【００２４】
ＰＭＯＳトランジスタ４６２及びＮＭＯＳトランジスタ４６４で構成された第２インバータ回路は第１インバータ回路の出力信号を反転させてパルス信号を出力する。この第２インバータ回路は安定した形態のパルス信号を出力するためのものである。すなわち、ブースタ回路１１０によって発生した昇圧電圧が完全に安定化される時、ノードＡは電源電圧ＶＣＣと接地電圧ＧＮＤとの間の電圧を有し、これによって、パルス発生回路１２４の第１インバータ回路の出力信号Ｂはハイレベルの電源電圧ＶＣＣ及びローレベルの接地電圧ＧＮＤの間の電圧値を有する。しかし、そのような信号が次のブロックに対して使用されることが信号の不安定性を発生させるので、除去することが望ましい。従って、パルス発生回路１２４の第２インバータ回路はそのような信号を除去する役割を果たす。
【００２５】
放電回路１２６は昇圧電圧ＶＰＰと接地電圧ＧＮＤの間に形成された電流通路及びパルス発生回路１２４から発生したパルス信号を取り込むように接続されたゲートを有するＮＭＯＳトランジスタ４６８で構成される。このような放電回路１２６はパルス信号の活性化区間の間、ターンオンされ、その結果、昇圧電圧ＶＰＰがパルス信号の活性化区間の間、放電される。
【００２６】
図５は図４に示した昇圧回路の重要部分の信号波形図である。以下、添付した図を参照して、本発明による昇圧回路の動作を詳細に説明する。
【００２７】
図５に示すように、ブースティング制御信号ＰＢＳＴがローレベルからハイレベルに遷移する時、ブースタ回路１１０は昇圧電圧ＶＰＰとして目標昇圧電圧ＶＰＰｓｔｂより高い電圧Ｖｐｅａｋを発生する。これと同時に、電圧検出回路１２２はローハイ遷移を有するブースティング制御信号ＰＢＳＴに応じてブースタ回路１１０の出力電圧Ｖｐｅａｋを取り込む。もし、電圧検出回路１２２の入力電圧が電圧分配器４３８のＮＭＯＳトランジスタ４４０，４４２，４４４のしきい値電圧の合計より大きいと、電圧検出回路１２２は入力電圧に追従する電圧レベルを有する検出電圧信号ＶＤＥＴを出力する。
【００２８】
次に、パルス発生回路１２４の出力信号又はパルス信号ＰＬ（Ｖｃ）は電圧検出回路１２２の検出電圧信号ＶＤＥＴがローハイ遷移に対応する第１インバータ回路の論理しきい値電圧ＶＬＴ１を超過する時、ローレベルからハイレベルに遷移する。そして、ローハイ遷移を有するパルス信号によって放電回路１２６のＮＭＯＳトランジスタ４６８がターンオンされ、その結果、ブースタ回路１１０の出力電圧ＶＰＰが次第に低くなる。
【００２９】
もし、ブースタ回路１１０の出力電圧ＶＰＰが図５に示すように目標昇圧電圧ＶＰＰｓｔｂに到達すると、出力電圧ＶＰＰの減少は次のような手順に従って抑制される。ブースタ回路１１０の出力電圧ＶＰＰが目標昇圧電圧ＶＰＰｓｔｂに次第に接近すると、ノードＡに現れる検出電圧ＶＤＥＴも出力電圧ＶＰＰの減少に比例して次第に減少する。検出電圧ＶＤＥＴはハイロー遷移に対応するパルス発生回路１２４の第１インバータ回路の論理しきい値電圧ＶＬＴ２以下に減少する。これは第１インバータ回路の出力Ｖ_Ｂを接地電圧から次第に増加させる。すると、パルス発生回路１２４の第２インバータ回路から出力されるパルス信号ＰＬ（Ｖｃ）は電源電圧ＶＣＣのハイレベルから接地電圧ＧＮＤのローレベルに遷移し、その結果、放電回路１２６を通じる放電動作が停止される。従って、ブースタ回路１１０の出力電圧ＶＰＰは目標昇圧電圧ＶＰＰｓｔｂに維持される。
【００３０】
この実施形態において、ブースタ回路１１０の初期電圧又は最大電圧Ｖｐｅａｋは電圧安定化回路または電圧クランプ回路１２０を通じて約２１ｎｓ以下の時間内に目標昇圧電圧ＶＰＰｓｔｂレベル近くに減少する。
【００３１】
図６は図４に示した昇圧回路１００での電源電圧の変化による昇圧電圧の変化を示す図である。従来技術のブースタ回路１０に使用されたキャパシタ２２，２６の総サイズは６４９８μｍ^２（面積：２×３，２４９μｍ^２）であり、本発明のブースタ回路１１０で使用された１つのキャパシタは６４９８μｍ^２の面積を有する構造を採用した。また、電源電圧ＶＣＣは２．５Ｖ、２．８Ｖ、３Ｖ、３．３Ｖ、３．５Ｖ、３．８Ｖ、４Ｖに様々に変化される。このような条件によると、図６に示すように、本発明の昇圧回路１００で発生した出力電圧ＶＰＰの変化率は従来技術の昇圧回路１０に比べて抑制される。本発明による昇圧回路１００の出力電圧ＶＰＰは最大５．６７Ｖと最少５．３１Ｖの間で変化し、従来技術による昇圧回路１０の出力電圧ＶＰＰは最大５．６７Ｖと最少４．８０の間で変化する。
【００３２】
【発明の効果】
以上のように、本発明によれば、ブースタ回路の出力電圧を検出し、検出された電圧に従ってブースタ回路の出力電圧を放電することによって、電源電圧の変化に対するブースタ回路の出力電圧の影響を最小化できる。
【図面の簡単な説明】
【図１】従来の昇圧回路を示す回路図である。
【図２】図１の昇圧回路での電源電圧の変化に従う昇圧電圧の変化を示す図である。
【図３】本発明による集積回路装置用昇圧回路を示す構成図である。
【図４】図３に示した昇圧回路の望ましい具体的回路である。
【図５】図４に示した昇圧回路の重要部分の信号波形図である。
【図６】図４に示した昇圧回路での電源電圧の変化に従う昇圧電圧の変化を示す図である。
【符号の説明】
１００昇圧回路
１１０ブースタ回路
１２０電圧クランプ回路
１２２電圧検出回路
１２４パルス発生回路
１２６放電回路

Claims

ブースティング制御信号がブースタ回路をポンピングするためのクロック信号として動作し、前記ブースティング制御信号が立ち上がると第１供給電圧とこの第１供給電圧より低い第２供給電圧を利用して前記第１供給電圧より高い昇圧電圧を生成するブースタ回路と、
前記ブースティング制御信号が立ち上がると、前記昇圧電圧のレベル変化を示す電圧検出信号を発生する電圧検出回路と、
前記電圧検出信号の電圧レベルに対応するパルス信号を発生するパルス発生回路と、
前記パルス信号の活性化区間の間、前記ブースタ回路に前記昇圧電圧の放電のための放電経路を提供する放電回路と
を含むことを特徴とする集積回路装置用昇圧回路。
前記電圧検出信号の電圧レベルは、
前記昇圧電圧のレベルに追従することを特徴とする請求項１に記載の集積回路装置用昇圧回路。
前記ブースタ回路は、
前記ブースティング制御信号に応じて動作するダブルブースタ回路であることを特徴とする請求項１に記載の集積回路装置用昇圧回路。
前記電圧検出回路は、
動作電圧として前記昇圧電圧が供給され、前記ブースティング制御信号を反転させるインバータと、
このインバータの出力信号を取り込むように接続されたゲートを有し、前記昇圧電圧を取り込むように接続されたスイッチングトランジスタと、
このスイッチングトランジスタのドレインと前記第２供給電圧との間に接続された分圧回路と
を含むことを特徴とする請求項１に記載の集積回路装置用昇圧回路。
前記分圧回路は、
前記昇圧電圧と前記分圧回路の出力端との間に直列接続された複数のダイオード接続トランジスタと、
前記分圧回路の出力端と前記第２供給電圧との間に接続された抵抗と
を含むことを特徴とする請求項４に記載の集積回路装置用昇圧回路。
前記複数のダイオード接続トランジスタは、
エンハンスメント型ＭＯＳトランジスタであることを特徴とする請求項５に記載の集積回路装置用昇圧回路。
前記パルス発生回路は、
前記電圧検出回路と前記放電回路との間に接続されるインバータを含むことを特徴とする請求項１に記載の集積回路装置用昇圧回路。
前記パルス発生回路は、
前記電圧検出回路と前記放電回路との間に順次に直列接続される第１及び第２インバータを含み、前記第１インバータは抵抗を通じて前記第１供給電圧を取り込むことを特徴とする請求項７に記載の集積回路装置用昇圧回路。
前記放電回路は、
ＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の集積回路装置用昇圧回路。