KR100772705B1 - 내부전압 생성장치 - Google Patents

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Abstract

본 발명은 인에이블신호에 의해 구동되고 기준전압과 피드백전압을 비교하여 그 결과 신호를 제1노드에서 출력하는 전압비교수단과, 상기 제1노드의 신호에 응답하여 드라이브 제어신호를 출력하는 드라이브 제어수단과, 상기 드라이브 제어신호에 응답하여 제2노드에서 내부전압을 출력하기 위한 출력드라이버와, 상기 제2노드의 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단, 및 상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제1노드의 전하를 방전시키는 전하방전수단을 포함하는 내부전압 생성장치를 제공하고 또한, 상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제2노드의 전하를 충전시키는 전하충전수단을 포함하는 내부전압 생성장치를 제공한다
내부전압생성부, 펄스발생기, 싱크부, 소스부

Description

내부전압 생성장치{INTERNAL VOLTAGE GENERATOR}
도 1은 일반적으로 DRAM의 내부전압 생성부를 설명하기 위하여 도시한 블록도.
도 2는 종래 기술에 따른 내부전압 생성부를 설명하기 위하여 도시한 회로도.
도 3은 종래 기술에서 인에이블신호에 따른 각 노드 및 내부전압의 전압레벨 값을 설명하기 위하여 도시한 시뮬레이션 결과를 보여주는 도면.
도 4는 본 발명에 따른 DRAM의 내부전압 생성부를 설명하기 위하여 도시한 블록도.
도 5는 본 발명의 제1 실시예에 따른 내부전압 생성부를 설명하기 위하여 도시한 회로도.
도 6은 본 발명에서 인에이블신호에 따른 각 노드와, 펄스신호, 및 내부전압의 전압레벨 값을 설명하기 위하여 도시한 시뮬레이션 결과를 보여주는 도면.
도 7은 본 발명에 다른 실시예에 따른 내부전압 생성부를 설명하기 위하여 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기준전압 생성부 400 : 내부전압 생성부
500 : 초기동작 안정화부 600 : 내부회로부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부전압 생성장치의 노드에 흐르는 전류를 제어하여 안정적으로 내부전압을 생성하는 내부전압 생성장치에 관한 것이다.
일반적으로, 반도체 칩(chip)이 고 집적화되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 디램(DRAM : Dynamic Random Access Memory)의 경우 외부 전원전압을 공급받아 내부 전원을 생성하는데, 외부에서 공급되는 전원전압은 잡음(noise) 및 여러 환경에 의해 전압레벨의 변화를 갖을 수 있다. 때문에, 외부전압의 열화에도 안정적인 내부전압을 발생시키도록 내부전압 생성장치는 디자인되어야 한다.
도 1은 일반적으로 DRAM의 내부전압 생성장치를 설명하기 위하여 도시한 블록도이다.
도 1을 참조하면, 기준전압 생성부(20)는 외부 전원전압(VDD)을 사용하여 기 준전압(VREF)을 생성한다. 이 기준전압(VREF)을 인가받은 내부전압 생성부(40)는 또한 전원전압(VDD)을 사용하여 내부전압(INT_VOL)을 생성하고, 이 내부전압(INT_VOL)은 DRAM의 내부회로부(60)를 작동하게 하는 전압으로 이용된다.
도 2는 종래 기술에 따른 내부전압 생성부(40)를 설명하기 위하여 도시한 회로도이다.
도 2를 참조하면, 내부전압 생성부(40)는 인에이블신호(IN)에 활성화되는 전압비교부(42)와, 프리차지부(44)와, 드라이브 제어부(46)와, 출력드라이버(P5), 및 전압분배부(48)로 구성될 수 있다.
전압분배부(48)는 내부전압 생성부(40)의 출력전압단과 접지전압단(VSS)사이에 직렬연결된 두 개의 저항(R1, R2)으로 구성되어 내부전압(INT_VOL)을 분배한다. 이 내부전압(INT_VOL)을 분배한 전압 즉, 피드백전압(HALF)은 전압비교부(42)로 입력된다.
전압비교부(42)는 'D'노드와 접지전압단(VSS)사이에 연결되고 인에이블신호(IN)를 게이트 입력받는 NMOS 트랜지스터(N1)와, 'C'노드와 'D'노드 사이에 연결되고 피드백전압(HALF)을 게이트로 입력받는 NMOS 트랜지스터(N2)와, 'A'노드와 'D'노드 사이에 연결되고 기준전압(VREF)을 게이트 입력받는 NMOS 트랜지스터(N3)와, 전원전압단(VDD)과 'C'노드 사이에 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P1), 및 전원전압단(VDD)과 'A'노드 사이에 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P2)로 이루어진 전류미러(current mirror)구조의 차동증폭기로 구성되어 기준전압(VREF)과 내부전압(INT_VOL)를 비교한다. 즉, 피드백전 압(HALF)이 기준전압(VREF)보다 낮아지면 NMOS 트랜지스터(N3)가 턴 온(turn on)되어 'A'노드의 전압레벨이 낮아지고, 피드백전압(HALF)이 기준전압(VREF)보다 높아지면 NMOS 트랜지스터(N2)가 턴 온되어 'C'노드의 전압레벨이 낮아진다. 이렇게 비교된 결과는 드라이브 제어부(46)에 입력된다.
드라이브 제어부(46)는 'E'노드와 전원전압단(VDD) 사이에 소스-드레인 경로가 접속되고 'C'노드에 게이트가 접속된 PMOS 트랜지스터(P3)와, 전원전압단(VDD)과 소스가 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P4)와, PMOS 트랜지스터(P4)의 드레인과 접지전압단(VSS)사이에 소스-드레인 경로가 접속되고 자신의 소스가 게이트에 접속된 NMOS 트랜지스터(N4), 및 'E'노드와 접지전압단(VSS) 사이에 소스-드레인 경로가 접속되고 NMOS 트랜지스터(N4)의 게이트가 자신의 게이트에 접속된 NMOS 트랜지스터(N5)로 구성되어 출력드라이버(P5)를 제어하는 신호를 출력한다. 다시 말하면, 'A'노드의 전압레벨이 낮아지면 드라이브 제어부(46)의 NMOS 트랜지스터(N5)가 턴 온되어 'E'노드의 전압레벨을 낮추고, 'C'노드의 전압레벨이 낮아지면 PMOS 트랜지스터(P3)가 턴 온되어 또한 'E'노드의 전압레벨을 높인다.
출력드라이버(P5)는 내부전압 생성부(40)의 출력전압단과 전원전압단(VDD)사이에 연결되고 드라이브 제어부(46)의 출력신호를 'E'노드를 통해 게이트로 입력받는 PMOS 트랜지스터(P5)로 구성되어, 'E'노드의 전압레벨을 드라이빙(driving)하여 내부전압(INT_VOL)으로 출력한다.
한편, 프리차지부(44)는 'A'노드와 'C'노드 및 'E'노드를 프리차 지(precharge)하기 위한 것으로, 전원전압단(VDD)과 'A'노드 사이에 연결되고 인에이블신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(P7)와, 전원전압단(VDD)과 'C'노드 사이에 연결되고 인에이블신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(P6), 및 전원전압단(VDD)과 'E'노드 사이에 연결되고 인에이블신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(P8)로 구성되어, 인에이블신호(IN)가 논리'로우'(low)일 경우 모두 턴 온되어 'A'노드, 'C'노드 및 'E'노드를 전원전압인 논리'하이'(high)로 프리차지 시킨다.
이하, 설명의 편이를 위하여 예를 들어 전원전압이 '1.8V'이고 기준전압(VREF)이 '0.75V'라 가정하겠다.
동작을 살펴보면, 최초 인에이블신호(IN)가 논리'로우'(low)이면, 'A'노드, 'C'노드 및 'E'노드는 '1.8V'로 프리차지 된다. 이 후, 내부전압생성부(40)의 구동을 위해 인에이블신호(IN)가 논리'하이'(high)가 되면 전압비교부(42)는 활성화가 되어 기준전압(VREF)과 피드백전압(HALF)을 비교하게 된다. 만약, 피드백전압(HALF)이 '0.75V'-내부전압(INT_VOL)은 '1.5V'-보다 낮아지면 'A'노드의 전압레벨이 낮아지고 드라이브 제어부(46)의 NMOS 트랜지스터(N5)가 턴 온되어 'E'노드의 전압레벨이 낮아진다. 낮아진 'E'노드의 전압레벨은 PMOS 트랜지스터(P5)를 턴 온시켜 전원을 공급하여 내부전압(INT_VOL)을 높여준다.
반면, 피드백전압(HALF)이 기준전압인 '0.75V'보다 높아지면 'C'노드의 전압레벨이 낮아지고 드라이브 제어부(46)의 PMOS 트랜지스터(P3)가 턴 온되어 'E'노드의 전압레벨이 높아진다. 높아진 'E'노드의 전압레벨은 PMOS 트랜지스터(P5)를 턴 오프(turn off)시켜 내부전압 생성부(40)의 출력노드에 전원 공급을 중단한다.
도 3은 종래 기술에서 인에이블신호(IN)에 따른 각 노드(A, B, C, D, E) 및 내부전압(INT_VOL)의 전압레벨 값을 설명하기 위하여 도시한 시뮬레이션(simulation) 결과를 보여주는 도면이다.
도 3은 종래에 문제가 되는 구간을 나타내기 위해 기준전압(VREF)인 '0.75V'보다 피드백전압(HALF)이 높은 상태에서 인에이블신호(IN)의 초기상태가 논리'로우'(low)인 것을 가정하자.
도 2와 도 3을 참조하면, 인에이블신호(IN)가 논리'로우'(low)인 경우, 프리차지부(44)에 의해 'A'노드, 'C'노드 및 'E'노드가 '1.8V'로 프리차지 된다. 이때, 피드백전압(HALF)이 '0.75V'보다 높은 상태이기 때문에 내부전압(INT_VOL)은 '1.5V'보다 높은 상태를 유지한다. 이후, 인에이블신호(IN)가 논리'하이'(high)로 천이되면, 'A'노드와 'C'노드의 전압레벨이 낮아지게 된다. 'A'노드와 연결된 PMOS 트랜지스터(P2)는 다이오드 연결된 트랜지스터이기 때문에 'A'노드의 전압레벨은 PMOS 트랜지스터(P2)의 문턱전압(threshold voltage) 까지만 떨어지고 이후로는 계속 일정 전압레벨을 유지한다. 하지만 'C'노드의 전압레벨은 'A'노드에 게이트가 연결된 PMOS 트랜지스터(P1)로 인해 전압레벨이 낮아지는 정도가 'A'노드의 전압레벨이 낮아지는 정도보다 늦어진다. 즉, 인에이블신호(IN)가 논리'하이'(high)로 천이된 후 'C'노드의 전압레벨보다 'A'노드의 전압레벨이 낮은 구간이 존재하게 된다. 이렇게 되면, 낮아진 'A'노드의 전압레벨로 인해 드라이브 제어부(46)의 NMOS 트랜지스터(N5)가 턴 온된다. 때문에, 'E'노드의 전압레벨은 낮아지고 출력드라이 버(P5)를 턴 온시켜 전원을 공급하게 된다. 결국, 이미 내부전압(INT_VOL)이 '1.5V'보다 조금 높은 상태임에도 불구하고 전원을 공급으로 인한 내부전압(INT_VOL)의 불필요한 상승을 가져와 불안정한 내부전압(INT_VOL)을 생성한다.
상술한 바와 같이 종래기술에 따른 내부전압 생성부(40)는 내부전압(INT_VOL)이 원하는 전압레벨보다 높은 전압레벨을 갖음에도 불구하고, 인에이블신호(IN)가 논리'로우'(low)에서 논리'하이'(high)로 천이될 때(천이 초기시점의 일정구간) 출력드라이버(P5)가 동작하게 되는바, 불필요한 전원공급 및 불안정한 내부전압(INT_VOL)을 발생하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 내부전압 생성부의 인에이블신호(IN)가 활성화되는 시점으로부터(즉, 전압비교부의 초기동작 시점부터) 일정구간에서 내부전압 생성부의 출력노드에 불필요하게 전원공급되는 것을 막아주는 내부전압 생성부를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 인에이블신호에 의해 구동되고 기준전압과 피드백전압을 비교하여 그 결과 신호를 제1노드에서 출력하는 전압비교수단; 상기 제1노드의 신호에 응답하여 드라이브 제어신호를 출력하는 드라이브 제어수단; 상기 드라이브 제어신호에 응답하여 제2노드에서 내부전압을 출력하기 위한 출력드라이버; 상기 제2노드의 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단; 및 상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제1노드의 전하를 방전시키는 전하방전수단을 포함하는 내부전압 생성장치를 제공한다.
또한, 인에이블신호에 의해 구동되고 기준전압과 피드백전압을 비교하여 제1노드와 제2노드에 서로 대응하는 전압레벨을 결정하는 전압비교수단; 상기 제1노드의 신호에 응답하여 드라이브 제어신호를 출력하는 드라이브 제어수단; 상기 드라이브 제어신호에 응답하여 제3노드에서 내부전압을 출력하기 위한 출력드라이버; 상기 제3노드의 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단; 및 상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제2노드의 전하를 충전시키는 전하충전수단을 포함하는 내부전압 생성장치를 제공한다.
또한, 인에이블신호에 의해 구동되며, 기준전압과 피드백출력전압을 비교하여 내부전압을 생성하는 내부전압생성수단과, 상기 내부전압생성수단의 초기동작시 상기 인에이블신호에 응답하여 상기 내부전압생성수단을 안정화하는 안정화수단을 포함하며, 상기 안정화수단은 상기 인에이블신호의 활성화 시점으로부터 일정 구간동안 상기 내부전압생성수단의 안정화 동작을 수행하는 것을 특징으로 하는 내부전압 생성장치를 제공한다.
삭제
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 DRAM의 내부전압 생성부를 설명하기 위하여 도시한 블록도이다.
도 4를 참조하면, 기준전압 생성부(200)는 전원전압(VDD)을 인가받아 일정한 전압레벨을 갖는 기준전압(VREF)을 생성하고, 내부전압 생성부(400)는 전원전압(VDD)을 인가받고 기준전압(VREF)과 피드백되는 출력전압을 인가받아 내부전압(INT_VOL)을 생성하고, 이 내부전압(INT_VOL)은 DRAM의 내부회로부(600)를 동작하게 하는 전압으로 사용된다.
여기서, 기준전압 생성부(200), 내부전압 생성부(400), 내부회로부(600)의 기술적 구현은 종래기술과 실질적으로 동일하며, 본 발명과 밀접한 관련이 있는 초기동작 안정화부(500)를 설명하도록 한다.
초기동작 안정화부(500)는 내부전압 생성부(400)의 초기동작시 인에이블신호에 응답하여 내부전압 생성부(400)을 안정화하는 역할을 하며, 도 5와 도 7을 통해 자세히 설명하기로 한다.
도 5는 본 발명의 제1 실시예에 따른 내부전압 생성부를 설명하기 위하여 도시한 회로도이다.
도 5를 참조하면, 내부전압 생성부는 인에이블신호(IN)에 활성화되는 전압비교부(420)와, 프리차지부(440)와, 드라이브 제어부(460)와, 출력드라이버(P5)와, 전압분배부(480), 및 전하방전부(500)로 구성될 수 있다.
전압분배부(480)는 내부전압(INT_VOL)을 분배한 피드백전압(HALF)을 출력하기 위한 것으로 직렬연결된 저항들(R1, R2)으로 구성될 수 있으며, 저항들(R1, R2) 대신 MOS트랜지스터로도 구현이 가능하다.
여기서, 전압비교부(420), 프리차지부(440), 드라이브 제어부(460), 및 출력드라이버(P5)의 기술적 구성은 종래기술과 실질적으로 동일하며, 본 발명에서는 전압비교부(420)의 출력노드인 'C'노드에 초기동작 안정화부인 전하방전부(500)가 추가 구성된 것이다.
이하, 각 구성요소들의 구체적인 회로적 구성을 살펴보자.
전압비교부(420)는 'D'노드와 접지전압단(VSS)사이에 연결되고 인에이블신호(IN)를 게이트 입력받는 NMOS 트랜지스터(N1)와, 'C'노드와 'D'노드 사이에 연결되고 피드백전압(HALF)을 게이트로 입력받는 NMOS 트랜지스터(N2)와, 'A'노드와 'D'노드 사이에 연결되고 기준전압(VREF)을 게이트 입력받는 NMOS 트랜지스터(N3)와, 전원전압단(VDD)과 'C'노드 사이에 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P1), 및 전원전압단(VDD)과 'A'노드 사이에 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P2)로 이루어진 전류미러구조의 차동증폭기로 구성되어 기준전압(VREF)과 내부전압(INT_VOL)를 비교한다. 즉, 피드백전압(HALF)이 기준전압(VREF)보다 낮아지면 NMOS 트랜지스터(N3)가 턴 온되어 'A'노드의 전압레벨이 낮아지고, 피드백전압(HALF)이 기준전압(VREF)보다 높아지면 NMOS 트랜지스터(N2)가 턴 온되어 'C'노드의 전압레벨이 낮아진다. 이렇게 비교된 결과는 드라이브 제어부(460)에 입력된다.
드라이브 제어부(460)는 'E'노드와 전원전압단(VDD) 사이에 소스-드레인 경로가 접속되고 'C'노드에 게이트가 접속된 PMOS 트랜지스터(P3)와, 전원전압단(VDD)과 소스가 연결되고 'A'노드에 게이트가 접속된 PMOS 트랜지스터(P4)와, PMOS 트랜지스터(P4)의 드레인과 접지전압단(VSS) 사이에 소스-드레인 경로가 접속되고 자신의 소스가 게이트에 접속된 NMOS 트랜지스터(N4), 및 'E'노드와 접지전압단(VSS) 사이에 소스-드레인 경로가 접속되고 NMOS 트랜지스터(N4)의 게이트가 자신의 게이트에 접속된 NMOS 트랜지스터(N5)로 구성되어 출력드라이버(P5)를 제어하는 신호를 출력한다. 다시 말하면, 'A'노드의 전압레벨이 낮아지면 드라이브 제어부(460)의 NMOS 트랜지스터(N5)가 턴 온되어 'E'노드의 전압레벨을 낮추고, 'C'노드의 전압레벨이 낮아지면 PMOS 트랜지스터(P3)가 턴 온되어 또한 'E'노드의 전압레벨을 높인다.
출력드라이버(P5)는 본 발명에 따른 내부전압 생성부의 출력전압단과 전원전압단(VDD)사이에 연결되고 드라이브 제어부(460)의 출력신호를 'E'노드를 통해 게이트로 입력받는 PMOS 트랜지스터(P5)로 구성되어, 'E'노드의 전압레벨을 드라이빙(driving)하여 내부전압(INT_VOL)으로 출력한다.
한편, 프리차지부(440)는 'A'노드와 'C'노드 및 'E'노드를 프리차지(precharge)하기 위한 것으로, 전원전압단(VDD)과 'A'노드 사이에 연결되고 인에이블신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(P7)와, 전원전압단(VDD)과 'C'노드 사이에 연결되고 인에이블신호(IN)를 게이트로 입력받는 PMOS 트랜지스터(P6), 및 전원전압단(VDD)과 'E'노드 사이에 연결되고 인에이블신호(IN)를 게이 트로 입력받는 PMOS 트랜지스터(P8)로 구성되어, 인에이블신호(IN)가 논리'로우'(low)일 경우 모두 턴 온되어 'A'노드, 'C'노드 및 'E'노드를 전원전압인 논리'하이'(high)로 프리차지 시킨다.
전하방전부(500)는 인에이블신호(IN)가 활성화되는 시점을 감지하여 그 시점에서 일정구간 활성화되는 펄스신호(PULSE)를 발생하는 펄스발생기(520)와 펄스신호(PULSE)가 활성화되는 구간에서 'C'노드의 전류를 싱크(sink)하는 전류싱크부(N7)로 구성된다.
펄스발생기(520)는 인에이블신호(IN)를 입력받아 펄스신호(PULSE)의 펄스폭을 결정하는 직렬접속된 짝수개의 인버터들을 포함하는 지연부(522)와, 지연부(522)의 출력신호를 반전하는 인버터(INV1)와, 활성화신호(IN)와 인버터(INV1)의 출력신호를 입력받는 NAND게이트(NAND1), 및 NAND게이트(NAND1)의 출력신호를 반전시켜 펄스신호(PULSE)를 출력하는 인버터(INV2)로 구성되어, 인에이블신호(IN)가 논리'로우'(low)에서 논리'하이'로의 천이를 감지하여 액티브'하이'펄스신호(PULSE)를 발생한다.
전류싱크부(N7)는 'C'노드와 접지전압단(VSS) 사이에 소스-드레인 경로가 접속되고 펄스신호(PULSE)를 게이트 입력받는 NMOS트랜지스터(N7)로 구성된다. 다시 말하면, 전류싱크부(N7)는 펄스신호(PULSE)가 논리'하이'(high)로 활성화되는 구간에서 턴 온되어 'C'노드의 전류를 싱크(sink)한다.
도 6은 본 발명에서 인에이블신호(IN)에 따른 각 노드(A, B, C, D, E)와, 펄스신호(PULSE), 및 내부전압(INT_VOL)의 전압레벨 값을 설명하기 위하여 도시한 시뮬레이션(simulation) 결과를 보여주는 도면이다.
이하, 본 발명에 따른 동작 특성을 살펴보기 전에 설명의 편이를 위하여 예를 들어 전원전압이 '1.8V'이고 기준전압(VREF)이 '0.75V'라 가정하겠다.
또한, 종래에 문제가 발생되는 구간이던 피드백전압(HALF)이 기준전압(VREF)인 '0.75V'보다 높은 상태에서 인에이블신호(IN)의 초기상태가 논리'로우'(low)인 것을 가정하자.
동작을 살펴보면, 인에이블신호(IN)가 논리'로우'(low)인 경우, 프리차지부(440)에 의해 'A'노드, 'C'노드 및 'E'노드가 '1.8V'로 프리차지 된다. 이때, 피드백전압(HALF)이 '0.75V'보다 조금 높은 상태이기 때문에 내부전압(INT_VOL)은 '1.5V'보다 조금 높은 상태를 유지한다. 이후, 인에이블신호(IN)가 논리'하이'(high)로 천이되면, 'A'노드와 'C'노드의 전압레벨이 낮아지게 된다. 이때, 펄스발생기(520)는 일정구간 논리'하이'(high)로 활성화되는 펄스신호(PULSE)를 발생한다. 전류싱크부(N7)는 이 펄스신호(PULSE)를 입력받아 활성화된 일정구간동안 'C'노드의 전류를 싱크하여 'C'노드의 전압레벨을 'A'노드의 전압레벨보다 낮게 만들어준다.
때문에, 낮아진 'C'노드에 의해 드라이브 제어부(460)의 PMOS 트랜지스터(P3)가 턴 온되어 'E'노드는 논리'하이'(high)를 유지하게 된다. 결국, 'E'노드에 게이트가 연결된 출력드라이버(P5)는 턴 오프(turn off)되어 내부전압 생성부의 출력노드에 전원공급을 하지 않게 된다.
도 7은 본 발명에 다른 실시예에 따른 내부전압 생성부를 설명하기 위하여 나타낸 회로도로써, 상기 도 4과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 7을 참조하면, 초기동작 안정화부인 전하충전부(500)는 인에이블신호(IN)가 활성화되는 시점을 감지하여 그 시점에서 일정구간 활성화되는 펄스신호(PULSEB)를 발생하는 펄스발생기(540)와 펄스신호(PULSEB)가 활성화되는 구간에서 'A'노드의 전류를 공급하는 전류소스부(P9)로 구성된다.
전류소스부(P9)는 'A'노드와 전원전압단(VDD) 사이에 소스-드레인 경로가 접속되고 펄스신호(PULSEB)를 게이트 입력받는 PMOS트랜지스터(P9)로 구성된다. 펄스신호(PULSEB)는 논리'로우'(low)레벨로 활성화되는 신호로서 펄스발생기(540)에서 출력된다. 이 펄스발생기(540)의 회로적 구현은 예컨데, 제1 실시예의 펄스발생기(520)에서 출력측에 인버터만을 추가하면 된다.
한편, 펄스발생기(540)는 인에이블신호(IN)가 논리'로우'(low)에서 논리'하이'로의 천이를 감지하여 액티브'로우' 즉, 논리'로우'(low)에서 활성화되는 펄스신호(PULSEB)를 발생한다. 전류소스부(P9)는 펄스신호(PULSEB)가 논리'로우'(low)로 활성화되는 구간에서 턴 온되어 'A'노드에 전류를 공급한다. 결국, 'A'노드의 전압레벨은 'C'노드의 전압레벨보다 높아지게 된다.
다시 도 6을 참조하면, 'A'노드의 전압레벨보다 낮아진 'C'노드의 전압레벨로 인해 출력드라이버(P5)는 턴 오프(turn off)되고 '1.5V'의 내부전압(INT_VOL)은 불필요한 전원의 공급 없이 유지될 수 있다.
상술한 바와 같이 본 발명에 따른 내부전압 생성부는 내부전압(INT_VOL)이 원하는 전압레벨보다 높은 전압레벨을 갖은 경우, 인에이블신호(IN)가 논리'로우'(low)에서 논리'하이'(high)로 천이될 때(천이 초기시점의 일정구간) 'C'노드의 전압레벨을 'A'노드의 전압레벨보다 낮게 해줌으로써, 출력드라이버(P5)의 불필요한 동작을 막아준다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 인에이블신호(IN)가 논리'로우'(low)에서 논리'하이'(high)로 천이될 때(천이 초기시점의 일정구간) 출력드라이버(P5)의 불필요한 동작을 막아줌으로써, 불필요한 전원공급을 막아주고 안정적인 내부전원을 발생하는 효과를 얻을 수 있다.

Claims (27)

  1. 인에이블신호에 의해 구동되고 기준전압과 피드백전압을 비교하여 그 결과 신호를 제1노드에서 출력하는 전압비교수단;
    상기 제1노드의 신호에 응답하여 드라이브 제어신호를 출력하는 드라이브 제어수단;
    상기 드라이브 제어신호에 응답하여 제2노드에서 내부전압을 출력하기 위한 출력드라이버;
    상기 제2노드의 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단; 및
    상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제1노드의 전하를 방전시키는 전하방전수단
    을 포함하는 내부전압 생성장치.
  2. 제1항에 있어서,
    상기 전하방전수단은,
    상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 활성화된 펄스신호를 발생하는 인에이블신호 활성화 감지수단; 및
    상기 펄스신호에 응답하여 상기 펄스신호가 활성되는 구간에서 상기 제1노드 의 전류를 싱크하는 전류싱크수단
    을 포함하는 내부전압 생성장치.
  3. 제1항에 있어서,
    상기 인에이블신호에 응답하여 상기 제1노드를 초기화하는 초기화수단을 더 포함하는 내부전압 생성장치.
  4. 제2항에 있어서,
    상기 인에이블신호 활성화 감지수단은 상기 인에이블신호가 논리 '로우'에서 논리'하이'로의 천이를 감지하여 상기 펄스신호를 발생하는 펄스발생기로 구성되는 것을 특징으로 하는 내부전압 생성장치.
  5. 제4항에 있어서,
    상기 펄스발생기는,
    상기 인에이블신호를 입력받아 상기 펄스신호의 펄스폭을 결정하기 위한 지연부;
    상기 지연부의 출력신호을 반전시키는 제1인버터;
    상기 인에이블신호와 상기 제1 인버터의 출력신호를 입력받는 NAND 게이트; 및
    상기 NAND 게이트의 출력신호를 반전시켜 상기 펄스신호를 출력하는 제2인버터
    를 포함하는 하는 것을 특징으로 하는 내부전압 생성장치.
  6. 제5항에 있어서,
    상기 지연부는 직렬접속된 짝수개의 인버터를 포함하는 하는 것을 특징으로 하는 내부전압 생성장치.
  7. 제2항에 있어서,
    상기 전류싱크수단은 상기 펄스신호를 게이트로 인가받고 상기 제1노드와 접지전압단 사이에 소스-드레인 경로가 접속된 NMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  8. 제1항에 있어서,
    상기 전압비교수단은,
    게이트로 상기 인에이블신호를 인가받고 제3노드와 접지전압단 사이에 연결된 제1NMOS트랜지스터;
    상기 제1노드와 상기 제3노드 사이에 연결되고, 상기 피드백전압를 게이트로 인가받는 제2NMOS 트랜지스터;
    제4노드와 상기 제3노드 사이에 연결되고, 상기 기준전압을 게이트로 입력받는 제3NMOS 트랜지스터;
    전원전압단과 상기 제1노드 사이에 연결되고, 상기 제4노드에 게이트가 접속된 제1PMOS트랜지스터; 및
    전원전압단과 상기 제4노드 사이에 연결되고, 상기 제4노드에 게이트가 접속된 제2PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  9. 제1항에 있어서,
    상기 드라이브 제어수단은,
    상기 드라이브 제어수단의 출력용 제5노드와 전원전압단 사이에 소스-드레인 경로가 접속되고 상기 제1노드에 게이트가 접속된 제1PMOS트랜지스터;
    전원전압단에 소스가 연결되고 상기 제4노드에 게이트가 접속된 제2PMOS트랜지스터;
    상기 제2PMOS트랜지스터의 드레인과 접지전압단 사이에 소스-드레인 경로가 접속되고 자신의 소스가 게이트에 접속된 제1NMOS트랜지스터; 및
    상기 제5노드와 접지전압단 사이에 소스-드레인 경로가 접속되고 상기 제1NMOS트랜지스터의 게이트가 자신의 게이트에 접속된 제2NMOS트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  10. 제9항에 있어서,
    상기 출력드라이버는,
    상기 제5노드에 게이트가 접속되고, 전원전압단과 상기 제2노드 사이에 연결된 PMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  11. 제9항에 있어서,
    상기 초기화수단은,
    전원전압단과 상기 제1노드 사이에 연결되고 상기 인에이블신호를 게이트로 인가받는 제1PMOS트랜지스터;
    전원전압단과 상기 제4노드 사이에 연결되고 상기 인에이블신호를 게이트로 입력받는 제2PMOS 트랜지스터; 및
    전원전압단과 상기 제5노드 사이에 연결되고 상기 인에이블신호를 게이트로 입력받는 제3PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  12. 제1항에 있어서,
    상기 전압분배수단은,
    상기 제2노드와 접지전압단 사이에 직렬연결된 제1 및 제2 저항을 구비하고 상기 제1저항과 제2저항의 접속노드에서 상기 피드백전압을 출력하는 것을 특징으로 하는 내부전압 생성장치.
  13. 제12항에 있어서,
    상기 제1 및 제2저항은 MOS트랜지스터로 구현된 저항인 것을 특징으로 하는 내부전압 생성장치.
  14. 인에이블신호에 의해 구동되고 기준전압과 피드백전압을 비교하여 제1노드와 제2노드에 서로 대응하는 전압레벨을 결정하는 전압비교수단;
    상기 제1노드의 신호에 응답하여 드라이브 제어신호를 출력하는 드라이브 제어수단;
    상기 드라이브 제어신호에 응답하여 제3노드에서 내부전압을 출력하기 위한 출력드라이버;
    상기 제3노드의 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단; 및
    상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 상기 제2노드의 전하를 충전시키는 전하충전수단
    을 포함하는 내부전압 생성장치.
  15. 제14항에 있어서,
    상기 전하충전수단은,
    상기 인에이블신호가 활성화되는 시점을 감지하여 그 시점에서 일정구간 활성화된 펄스신호를 발생하는 인에이블신호 활성화 감지수단; 및
    상기 펄스신호에 응답하여 상기 펄스신호가 활성되는 구간에서 상기 제2노드에 전류를 공급하는 전류소스수단
    를 포함하는 내부전압 생성장치.
  16. 제14항에 있어서,
    상기 인에이블신호에 응답하여 상기 제1노드 및 제2노드를 초기화하는 초기화수단을 더 포함하는 내부전압 생성장치.
  17. 제15항에 있어서,
    상기 인에이블신호 활성화 감지수단은 상기 인에이블신호가 논리 '로우'에서 논리'하이'로의 천이를 감지하여 상기 펄스신호를 발생하는 펄스발생기로 구성되는 것을 특징으로 하는 내부전압 생성장치.
  18. 제15항에 있어서,
    상기 펄스신호는 논리 '로우' 레벨로 활성화되는 펄스신호인 것을 특징으로 하는 내부전압 생성장치.
  19. 제15항에 있어서,
    상기 전류소스수단는 상기 펄스신호를 게이트로 인가받고 전원전압단과 상기 제2노드 사이에 소스-드레인 경로가 접속된 PMOS모스트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  20. 제14항에 있어서,
    상기 전압비교수단은,
    게이트로 상기 인에이블신호를 인가받고 제4노드와 접지전압단 사이에 연결된 제1NMOS트랜지스터;
    상기 제1노드와 상기 제4노드 사이에 연결되고, 상기 피드백전압를 게이트로 인가받는 제2NMOS 트랜지스터;
    상기 제2노드와 상기 제4노드 사이에 연결되고, 상기 기준전압을 게이트로 입력받는 제3NMOS 트랜지스터;
    전원전압단과 상기 제1노드 사이에 연결되고, 상기 제2노드에 게이트가 접속된 제1PMOS트랜지스터; 및
    전원전압단과 상기 제2노드 사이에 연결되고, 상기 제2노드에 게이트가 접속된 제2PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  21. 제14항에 있어서,
    상기 드라이브 제어수단은,
    상기 드라이브 제어수단의 출력용 제5노드와 전원전압단 사이에 소스-드레인 경로가 접속되고 상기 제1노드에 게이트가 접속된 제1PMOS트랜지스터;
    전원전압단에 소스가 연결되고 상기 제2노드에 게이트가 접속된 제2PMOS트랜지스터;
    상기 제2PMOS트랜지스터의 드레인과 접지전압단 사이에 소스-드레인 경로가 접속되고 자신의 소스가 게이트에 접속된 제1NMOS트랜지스터; 및
    상기 제5노드와 접지전압단 사이에 소스-드레인 경로가 접속되고 상기 제1NMOS트랜지스터의 게이트가 자신의 게이트에 접속된 제2NMOS트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  22. 제21항에 있어서,
    상기 출력드라이버는,
    상기 드라이브 제어수단의 출력용 제5노드에 게이트가 접속되고, 전원전압단과 상기 제3노드 사이에 연결된 PMOS트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  23. 제21항에 있어서,
    상기 초기화수단은,
    전원전압단과 상기 제1노드 사이에 연결되고 상기 인에이블신호를 게이트로 인가받는 제1PMOS트랜지스터;
    전원전압단과 상기 제2노드 사이에 연결되고 상기 인에이블신호를 게이트로 입력받는 제2PMOS 트랜지스터; 및
    전원전압단과 상기 제5노드 사이에 연결되고 상기 인에이블신호를 게이트로 입력받는 제3PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 내부전압 생성장치.
  24. 제14항에 있어서,
    상기 전압분배수단은,
    상기 제3노드와 접지전압단 사이에 직렬연결된 제1 및 제2 저항을 구비하고 상기 제1저항과 제2저항의 접속노드에서 상기 피드백전압을 출력하는 것을 특징으로 하는 내부전압 생성장치.
  25. 제24항에 있어서,
    상기 제1 및 제2저항은 MOS트랜지스터로 구현된 저항인 것을 특징으로 하는 내부전압 생성장치.
  26. 삭제
  27. 인에이블신호에 의해 구동되며, 기준전압과 피드백출력전압을 비교하여 내부전압을 생성하는 내부전압생성수단과,
    상기 내부전압생성수단의 초기동작시 상기 인에이블신호에 응답하여 상기 내부전압생성수단을 안정화하는 안정화수단을 포함하며,
    상기 안정화수단은 상기 인에이블신호의 활성화 시점으로부터 일정 구간동안 상기 내부전압생성수단의 안정화 동작을 수행하는 것을 특징으로 하는 내부전압 생성장치.
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