KR20060127317A

KR20060127317A - 안정적인 승압 전압을 발생하는 승압 전압 발생기

Info

Publication number: KR20060127317A
Application number: KR1020050048301A
Authority: KR
Inventors: 이정우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-07
Filing date: 2005-06-07
Publication date: 2006-12-12
Also published as: US7675350B2; US20090115496A1; US20060273844A1; KR100680441B1; US7482856B2

Abstract

본 발명은 안정적인 승압 전압을 발생하는 승압 전압 발생기에 관한 것으로, 본 발명에 따른 승압 전압 발생기는 승압 전압의 레벨 변화에 따라 오실레이터 회로의 발진 주기를 조절하여, 안정적인 승압 전압을 발생시킴으로써, 소비 전류를 감소시키고, 워드 라인의 프리차지 시간이 증가되는 것을 방지하고, tRCD 특성을 개선하여, 반도체 메모리 장치의 동작 성능을 향상시킬 수 있다.

승압 전압, 지연 조절 회로, 발진 주기, 검출 신호, 주기 제어 신호

Description

안정적인 승압 전압을 발생하는 승압 전압 발생기{VPP voltage generator for generating stable VPP voltage}

도 1은 종래의 승압 전압 발생기의 개략적인 블록도이다.

도 2는 본 발명의 일실시예에 따른 승압 전압 발생기의 개략적인 블록도이다.

도 3은 도 2에 도시된 승압 전압 검출기의 상세한 회로도이다.

도 4는 도 2에 도시된 주기 제어 회로를 상세히 나타내는 도면이다.

도 5a 및 도 5b는 도 4에 도시된 주기 제어 회로의 동작과 관련된 신호들의 타이밍도이다.

도 6은 도 2에 도시된 오실레이터 회로를 상세히 나타내는 도면이다.

도 7은 도 5에 도시된 오실레이터 회로의 동작과 관련된 신호들의 타이밍도이다.

도 8은 본 발명의 다른 일실시예에 따른 승압 전압 발생기의 개략적인 블록도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 승압 전압 발생기 110, 210 : 인에이블 제어 회로

120, 220 : 오실레이터 회로 130, 230 : 펌핑 회로

140, 240 : 승압 전압 검출기 150 : 주기 제어 회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 승압 전압 발생 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치는 외부 전압(VDD)보다 높은 승압 전압(VPP)을 발생시켜, 반도체 메모리 장치의 여러 회로들, 예를 들어, 워드라인 드라이버, 비트라인 아이솔레이션(isolation) 회로, 데이터 출력버퍼 등에 상기 승압 전압(VPP)을 공급한다. 상기 승압 전압(VPP)은 반도체 메모리 장치 내부 회로들에 포함되는 트랜지스터의 문턱 전압(threshold voltage) 손실을 보상할 수 있다. 특히, 1개의 셀 캐패시터와 1개의 셀 트랜지스터로 이루어지는 메모리 셀을 포함하는 디램(DRAM)에서, 상기 메모리 셀에 데이터를 정확하게 저장하기 위해서는, 데이터가 '1'일 때의 전압(VDD)보다 더 큰 상기 승압 전압(VPP)이 상기 셀 트랜지스터의 게이트에 공급되어야 한다. 도 1은 종래의 승압 전압 발생기의 개략적인 블록도이다. 도 1을 참고하면, 승압 전압 발생기(10)는 오실레이터(11)와 펌핑 회로(12)를 포함한다. 상기 오실레이터(11)는 펄스 형태의 펌핑 제어 신호(CTL)를 주기적으로 발생한다. 상기 펌핑 회로(12)는 상기 펌핑 제어 신호(CTL)응답하여, 전하 펌핑 동작에 의해 승압 전압(VPP)을 발생한다. 상기 승압 전압(VPP)은 반도체 메모리 장치의 메모리 셀 어레이(미도시)에서 메모리 셀들이 연결된 워드 라인이 활성화될 때, 상기 워드 라인에 공급된다. 여기에서, DRAM과 같은 반도체 메모리 장치의 동작 중, 버스트 라이트(burst write) 동작, 버스트 리드(burst read) 동작, 및 리프레쉬(refresh) 동작시, 승압 전압(VPP)의 소비량이 증가하게 된다. 하지만, 상기 승압 전압 발생기(10)에서는, 상기 오실레이터(11)가 상기 펌핑 제어 신호(CTL)를 발생하는 주기(즉, 발진 주기)가 설정된 값으로 고정되어 있기 때문에, 상기 승압 전압 발생기(10)가 반도체 메모리 장치의 각 동작 모드에 대응하여 적절한 상기 승압 전압(VPP)을 발생시키지 못하는 문제점이 있다. 이러한 문제는, 반도체 메모리 장치의 동작 성능을 저하시키는 원인으로 작용하고 있다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 오실레이터(11)의 발진 주기가 짧게 설정되고, 상기 승압 전압(VPP)의 소비량이 감소되는 경우가 고려될 수 있다. 이 경우, 상기 펌핑 회로(12)는 상기 오실레이터(11)에 의해 빈번하게 발생되는 상기 펌핑 제어 신호(CTL)에 응답하여, 과도한 전하 펌핑 동작을 실행하게 된다. 그 결과, 상기 승압 전압(VPP)이 필요 이상으로 증가하게 되어, 타겟(target) 전압을 넘어서는 현상(즉, 오버슈트(overshoot) 현상)이 발생하게 된다. 이처럼 상기 승압 전압(VPP)이 오버슈트되면, 활성화된 워드 라인의 전압이 필요 이상으로 증가하게 되므로, 상기 워드 라인이 디세이블될 때, 상기 워드 라인의 프리차지(precharge) 시간(tRP)이 증가하게 되는 문제점이 있다. 또한, 상기 펌핑 회로(12)의 과도한 전하 펌핑 동작으로 인하여 전류 소비량이 증가하게 되는 문제점이 있다.

반대로, 상기 오실레이터(11)의 발진 주기가 길게 설정되고, 상기 승압 전압(VPP)의 소비량이 증가되는 경우가 고려될 수 있다. 이 경우, 상기 펌핑 회로(12) 는 상기 오실레이터(11)에 의해 드물게 발생되는 상기 펌핑 제어 신호(CTL)에 응답하여, 전하 펌핑 동작을 실행하게 된다. 그 결과, 상기 승압 전압(VPP)이 감소하게 되어, 상기 타겟 전압보다 작아지게 된다. 이처럼 상기 승압 전압(VPP)이 상기 타겟 전압보다 작으면, 워드 라인이 활성화 될 때, 상기 워드 라인의 전압 레벨이 상기 승압 전압(VPP)까지 충분히 증가하지 못하게 되어, 비트 라인들간의 차지 쉐어링(charge sharing)이 제대로 되지 않아서, 비트 라인들간에 디벨럽(develop)이 제대로 이루어지지 못하게 된다. 그 결과, tRCD(RAS-To-CAS Delay) 특성이 저하되고, 데이터의 입출력 마진이 부족하게 되는 문제점이 있다. 또한, 상기 승압 전압(VPP)이 상기 타겟 전압보다 작으면, 반도체 메모리 장치의 리프레쉬 동작시, 데이터 보존(retention) 시간이 감소되어 리프레쉬 특성이 저하되는 문제점이 있다. 또, 리프레쉬 동작 속도가 감소하게 되어 반도체 메모리 장치의 동작 성능이 저하되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 승압 전압의 레벨 변화에 따라 오실레이터 회로의 발진 주기를 조절하여, 안정적인 승압 전압을 발생시킴으로써, 워드 라인의 프리차지 시간이 증가되는 것을 방지하고, tRCD 특성을 개선하여, 반도체 메모리 장치의 동작 성능을 향상시킬 수 있는 승압 전압 발생기를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 승압 전압 발생 기는, 인에이블 제어 신호에 응답하여 인에이블되고, 제1 및 제2 주기 제어 신호들에 의해 설정되는 발진 주기에 기초하여, 펄스 형태의 펌핑 제어 신호를 주기적으로 발생하는 오실레이터 회로; 펌핑 제어 신호에 응답하여, 전하 펌핑 동작을 실행하여 승압 전압을 발생하는 펌핑 회로; 승압 전압의 레벨을 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들을 출력하는 승압 전압 검출기; 및 제1 및 제2 검출 신호들에 응답하여, 제1 및 제2 주기 제어 신호들을 출력하는 주기 제어 회로를 포함한다.

상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 승압 전압 발생기는, 인에이블 제어 신호에 응답하여 인에이블되고, 제1 및 제2 검출 신호들에 의해 설정되는 발진 주기에 기초하여, 펄스 형태의 펌핑 제어 신호를 주기적으로 발생하는 오실레이터 회로; 펌핑 제어 신호에 응답하여, 전하 펌핑 동작을 실행하여 승압 전압을 발생하는 펌핑 회로; 및 승압 전압의 레벨을 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들을 출력하는 승압 전압 검출기를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 승압 전압 발생기의 개략적인 블록도이다. 도 2를 참고하면, 승압 전압 발생기(100)는 인에이블 제어 회로(110), 오실레 이터 회로(120), 펌핑 회로(130), 승압 전압 검출기(140), 및 주기 제어 회로(150)를 포함한다. 상기 인에이블 제어 회로(110)는 워드 라인 활성화 신호(WLACT)에 응답하여, 승압 전압(VPP)을 기준 전압(VREF1)에 비교하고, 그 비교 결과에 따라 인에이블 제어 신호(EN)를 발생한다. 좀 더 상세하게는, 상기 워드 라인 활성화 신호(WLACT)가 인에이블될 때, 상기 인에이블 제어 회로(110)는 상기 승압 전압(VPP)이 상기 기준 전압(VREF1)보다 작으면, 상기 인에이블 제어 신호(EN)를 인에이블시킨다. 상기 오실레이터 회로(120)는 상기 인에이블 제어 신호(EN)가 인에이블될 때 인에이블된다. 상기 오실레이터 회로(120)는 제1 및 제2 주기 제어 신호들(DECP, INCP)과 반전된 제1 및 제2 주기 제어 신호들(DECPB, INCPB)에 의해 설정되는 발진 주기에 기초하여, 펄스 형태의 펌핑 제어 신호(OSC)를 주기적으로 발생한다.

상기 펌핑 회로(130)는 상기 펌핑 제어 신호(OSC)에 응답하여, 전하 펌핑 동작을 실행하여 상기 승압 전압(VPP)을 발생한다. 상기 승압 전압 검출기(140)는 기준 전압(VREF2)에 기초하여, 상기 승압 전압(VPP)의 레벨을 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들(ODEC, OINC)을 출력한다. 상기 주기 제어 회로(150)는 상기 제1 및 제2 검출 신호들(ODEC, OINC)에 응답하여, 상기 제1 및 제2 주기 제어 신호들(DECP, INCP)과 반전된 제1 및 제2 주기 제어 신호들(DECPB, INCPB)을 출력한다.

도 3은 도 2에 도시된 승압 전압 검출기의 상세한 회로도이다. 도 3을 참고하면, 승압 전압 검출기(140)는 전압 분배 회로(141), 차동 증폭기(142), 및 출력 로직 회로(143)를 포함한다. 상기 전압 분배 회로(141)는 저항들(R0∼R3)과 퓨즈들 (F1, F2)을 포함한다. 상기 전압 분배 회로(141)는 상기 승압 전압(VPP)을 상기 저항들(R0∼R3)에 의해 설정되는 저항 비율에 의해 분배하고, 분배 전압(VD)을 출력 노드(OUT1)에 출력한다. 이를 좀 더 상세히 설명하면, 상기 저항들(R0, R1)은 상기 승압 전압(VPP)과 상기 출력 노드(OUT1) 사이에 직렬로 연결되고, 상기 저항들(R2, R3)은 상기 출력 노드(OUT1)와 그라운드 전압(VSS) 사이에 직렬로 연결된다. 상기 퓨즈(F1)는 상기 저항(R1)의 입력 단자와 출력 단자 사이에 연결되고, 상기 퓨즈(F2)는 상기 저항(R2)의 입력 단자와 출력 단자 사이에 연결된다. 여기에서, 상기 퓨즈들(F1, F2)의 절단 또는 비절단 상태에 따라 상기 전압 분배 회로(141)의 상기 저항 비율이 변경된다. 예를 들어, 상기 퓨즈들(F1)가 절단되고, 상기 퓨즈(F2)가 절단되지 않은 경우, 상기 출력 노드(OUT1)에서 발생되는 상기 분배 전압(VD)의 레벨은 상기 저항들(R0, R1, R3)의 저항 비율에 의해 결정된다. 결과적으로, 상기 전압 분배 회로(141)의 저항 비율을 변경됨에 따라, 상기 승압 전압(VPP)의 검출 타겟(target) 전압이 변경될 수 있다.

상기 차동 증폭기(142)는 PMOS 트랜지스터들(161, 162)과 NMOS 트랜지스터들(163, 164, 165)을 포함한다. 상기 차동 증폭기(142)의 구성 및 구체적인 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 차동 증폭기(142)는 상기 분배 전압(VD)을 기준 전압(VREF2)에 비교하고, 그 비교 결과에 따라 비교 신호(COMP)를 출력한다. 바람직하게, 상기 차동 증폭기(142)는 상기 분배 전압(VD)이 상기 기준 전압(VREF2)보다 작을 때, 상기 비교 신호(COMP)를 하이 레벨로 출력한다. 반대로, 상기 분배 전압(VD)이 상기 기준 전압(VREF2)보다 클 때, 상기 차동 증폭기(142)가 상기 비교 신호(COMP)를 로우 레벨로 출력한다.

상기 출력 로직 회로(143)는 상기 비교 신호(COMP)에 응답하여, 제1 및 제2 검출 신호들(ODEC, OINC)을 출력한다. 바람직하게, 상기 출력 로직 회로(143)는 상기 비교 신호(COMP)가 하이 레벨일 때, 상기 제1 검출 신호(ODEC)를 인에이블시키고, 상기 제2 검출 신호(OINC)를 디세이블시킨다. 반대로, 상기 비교 신호(COMP)가 로우 레벨일 때, 상기 출력 로직 회로(143)는 상기 제1 검출 신호(ODEC)를 디세이블시키고, 상기 제2 검출 신호(OINC)를 인에이블시킨다.

도 4는 도 2에 도시된 주기 제어 회로를 상세히 나타내는 도면이다. 도 4를 참고하면, 상기 주기 제어 회로(150)는 제1 제어 로직 회로(151)와 제2 제어 로직 회로(152)를 포함한다. 상기 제1 제어 로직 회로(151)는 제1 지연 회로(181), 인버터들(182, 184, 185), 및 NAND 게이트(183)를 포함한다. 상기 제1 지연 회로(181)는 상기 제1 검출 신호(ODEC)를 지연시켜 출력하고, 상기 인버터(182)는 상기 제1 지연 회로(181)의 출력 신호를 반전시키고, 그 반전된 신호(DLY1)를 출력한다. 상기 NAND 게이트(183)는 상기 제1 검출 신호(ODEC)와 상기 반전된 신호(DLY1)에 응답하여, 로직 신호(ND1)를 출력한다. 상기 인버터(184)는 상기 로직 신호(ND1)를 반전시키고, 그 반전된 신호를 제1 주기 제어 신호(DECP)로서 출력한다. 상기 인버터(185)는 상기 제1 주기 제어 신호(DECP)를 반전시켜, 반전된 제1 주기 제어 신호(DECPB)를 출력한다. 예를 들어, 상기 제1 검출 신호(ODEC)가 로우에서 하이로 천이될 때(즉, 인에이블될 때), 상기 제1 주기 제어 신호(DECP)는 도 5a에 도시된 것 과 같이, 설정 시간(T) 동안 인에이블된다. 또, 상기 제1 검출 신호(ODEC)가 하이에서 로우로 천이될 때(즉, 디세이블될 때), 상기 제1 주기 제어 신호(DECP)는 도 5b에 도시된 것과 같이, 로우 상태로 유지된다. 상기 제2 제어 로직 회로(152)는 제2 지연 회로(191), 인버터들(192, 194, 195), 및 NAND 게이트(193)를 포함한다. 상기 제2 제어 로직 회로(152)의 구성 및 구체적인 동작은 입출력 신호들을 제외하고, 상기 제1 제어 로직 회로(151)와 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.

도 6은 도 2에 도시된 오실레이터 회로를 상세히 나타내는 도면이다. 도 6을 참고하면, 오실레이터 회로(120)는 펄스 발생 회로(121)와 지연 회로(122)를 포함한다. 상기 펄스 발생 회로(121)는 인버터들(I11∼I13)과 NOR 게이트(NR)을 포함한다. 상기 인버터(I11)는 인에이블 신호(EN)를 반전시키고, 반전된 인에이블 신호(ENB)를 출력한다. 상기 NOR 게이트(NR)는 상기 반전된 인에이블 신호(ENB)와 지연 신호(PRD)에 응답하여 상기 내부 로직 신호(NRL)를 출력한다. 상기 인버터(I12)는 상기 내부 로직 신호(NRL)를 반전시킨다. 상기 인버터(I13)는 상기 인버터(I12)의 출력 신호를 반전시키고, 그 반전된 신호를 상기 펌핑 제어 신호(OSC)로서 출력한다.

상기 지연 회로(122)는 상기 NOR 게이트(NR)의 출력 단자와 상기 NOR 게이트(NR)의 입력 단자들 중 하나 사이에 직렬로 연결되는 지연 조절 회로들(123∼128)을 포함한다. 바람직하게, 상기 지연 조절 회로(123)에 입력된 상기 내부 로직 신호(NRL)는 상기 지연 조절 회로들(123∼128)에 의해 지연되고, 상기 지연 조절 회 로(128)가 그 지연된 신호(PRD)를 상기 NOR 게이트(NR)에 출력한다.

여기에서, 상기 지연 조절 회로들(123∼128)의 구성 및 구체적인 동작은 실질적으로 동일하므로, 상기 지연 조절 회로(123)를 중심으로 설명하기로 한다. 상기 지연 조절 회로(123)는 인버터(I21)와 제1 내지 제3 단위 지연 회로들(UD11∼UD13)을 포함한다. 상기 인버터(I21)는 입력 노드(D1)를 통하여 수신되는 입력 신호(즉, 상기 내부 로직 신호(NRL))를 반전시켜 출력한다. 상기 제1 단위 지연 회로(UD11)는 상기 인버터(I21)에 병렬로 상기 입력 노드(D1)에 연결되는 캐패시터들(C11, C12)을 포함한다. 상기 제1 단위 지연 회로(UD11)는 상기 입력 신호를 제1 단위 시간 동안 지연시킨다. 상기 제2 단위 지연 회로(UD12)는 캐패시터들(C13, C14)과, 상기 입력 노드(D1)와 상기 캐패시터들(C13, C14) 사이에 각각 연결되는 스위칭 회로들(TM11, TM12)을 포함한다. 바람직하게, 상기 스위칭 회로들(TM11, TM12)은 각각 전송 게이트로서 구현될 수 있다. 상기 스위칭 회로들(TM11, TM12)은 상기 제1 주기 제어 신호(DECP)와 상기 반전된 제1 주기 제어 신호(DECPB)에 응답하여, 온 또는 오프된다. 좀 더 상세하게는, 상기 제1 주기 제어 신호(DECP)가 디세이블될 때, 상기 스위칭 회로들(TM11, TM12)이 온되어, 상기 캐패시터들(C13, C14)을 상기 입력 노드(D1)에 연결한다. 그 결과, 상기 입력 신호가 제2 단위 시간 동안 더 지연된다.

상기 제3 단위 지연 회로(UD13)는 캐패시터들(C15, C16)과, 상기 입력 노드(D1)와 상기 캐패시터들(C15, C16) 사이에 각각 연결되는 스위칭 회로들(TM13, TM14)을 포함한다. 바람직하게, 상기 스위칭 회로들(TM13, TM14)은 각각 전송 게이 트로서 구현될 수 있다. 상기 스위칭 회로들(TM13, TM14)은 상기 제2 주기 제어 신호(INCP)와 상기 반전된 제2 주기 제어 신호(INCPB)에 응답하여, 온 또는 오프된다. 좀 더 상세하게는, 상기 제2 주기 제어 신호(INCP)가 인에이블될 때, 상기 스위칭 회로들(TM13, TM14)이 온되어, 상기 캐패시터들(C15, C16)을 상기 입력 노드(D1)에 연결한다. 그 결과, 상기 입력 신호가 제3 단위 시간 동안 더 지연된다.

한편, 상기 제1 주기 제어 신호(DECP)가 인에이블되고, 상기 제2 주기 제어 신호(INCP)가 디세이블될 때, 상기 스위칭 회로들(TM11∼TM14)이 모두 오프되므로, 상기 입력 신호는 상기 제1 단위 지연 회로(UD11)에 의해 상기 제1 단위 지연 시간 동안만 지연된 후, 상기 인버터(I21)에 입력된다.

다음으로, 상기 승압 전압 발생기(100)의 동작을 좀 더 상세히 설명한다.

먼저, 상기 워드 라인 활성화 신호(WLACT)가 인에이블되면, 상기 인에이블 제어 회로(110)는 승압 전압(VPP)을 기준 전압(VREF1)에 비교하여, 상기 승압 전압(VPP)이 상기 기준 전압(VREF1)보다 작은지의 여부를 판단한다. 상기 승압 전압(VPP)이 상기 기준 전압(VREF1)보다 클 때, 상기 인에이블 제어 회로(110)는 상기 인에이블 제어 신호(EN)를 디세이블 상태로 유지한다. 그 결과, 도 7에 도시된 것과 같이, 상기 인에이블 제어 신호(EN)가 디세이블 상태인 기간(T1) 동안 상기 오실레이터 회로(120)는 펄스 형태의 펌핑 제어 신호(OSC)를 발생시키지 않는다.

또, 상기 승압 전압(VPP)이 상기 기준 전압(VREF1)보다 작을 때, 상기 인에이블 제어 회로(110)는 상기 인에이블 제어 신호(EN)를 인에이블시킨다. 상기 오실레이터 회로(120)는 상기 인에이블 제어 신호(EN)에 응답하여, 펄스 형태의 펌핑 제어 신호(OSC)를 발생시킨다. 이때, 상기 오실레이터 회로(120)의 발진 주기, 즉, 상기 펌핑 제어 신호(OSC)의 주기(T3, 도 7참고)는 제1 및 제2 주기 제어 신호들(DECP, INCP)과 반전된 제1 및 제2 주기 제어 신호(DECPB, INCPB)에 의해 결정된다.

승압 전압 검출기(140)는 기준 전압(VREF2)에 기초하여, 상기 승압 전압(VPP)의 레벨을 검출하고, 제1 및 제2 검출 신호들(ODEC, OINC)을 출력한다. 예를 들어, 상기 승압 전압(VPP)이 설정된 타겟 전압보다 작을 때, 상기 승압 전압 검출기(140)는 상기 제1 검출 신호(ODEC)를 인에이블시키고, 상기 제2 검출 신호(OINC)를 디세이블시킨다. 그 결과, 상기 주기 제어 회로(150)는 제1 주기 제어 신호(DECP)를 설정된 시간(T) 동안 인에이블시키고, 제2 주기 제어 신호(INCP)를 디세이블시킨다. 이때, 지연 조절 회로들(123∼128) 각각의 스위칭 회로들(TM11∼TM14 내지 TM61∼TM64)이 모두 오프되므로, 상기 지연 회로(122)의 지연 시간이 감소하게 된다. 결국, 도 7에 도시된 것과 같이, 내부 로직 신호(NRL)의 인에이블 구간(T2)이 감소하게 되므로, 상기 펌핑 제어 신호(OSC)의 주기(T3)가 감소하게 된다. 이처럼 상기 펌핑 제어 신호(OSC)의 주기(T3)가 감소하면, 상기 펌핑 회로(130)가 전하 펌핑 동작을 상기 설정된 시간(T) 동안 연속적으로 실행하여 상기 승압 전압(VPP)을 증가시킨다.

반대로, 상기 승압 전압(VPP)이 상기 설정된 타겟 전압보다 클 때, 상기 승압 전압 검출기(140)는 상기 제1 검출 신호(ODEC)를 디세이블시키고, 상기 제2 검출 신호(OINC)를 인에이블시킨다. 그 결과, 상기 주기 제어 회로(150)는 제1 주기 제어 신호(DECP)를 디세이블시키고, 제2 주기 제어 신호(INCP)를 상기 설정된 시간(T) 동안 인에이블시킨다. 이때, 지연 조절 회로들(123∼128) 각각의 스위칭 회로들(TM11∼TM14 내지 TM61∼TM64)이 모두 온되므로, 상기 지연 회로(122)의 지연 시간이 증가하게 된다. 결국, 도 7에 도시된 것과 같이, 내부 로직 신호(NRL')의 인에이블 구간(T2')이 증가하게 되므로, 상기 펌핑 제어 신호(OSC')의 주기(T3')가 증가하게 된다. 이처럼 상기 펌핑 제어 신호(OSC')의 주기(T3')가 증가하면, 상기 펌핑 회로(130)의 전하 펌핑 동작 속도가 감소하여, 상기 승압 전압(VPP)이 감소된다. 상술한 것과 같이, 상기 승압 전압 발생기(100)는 상기 승압 전압(VPP)의 레벨에 따라 상기 오실레이터 회로(120)의 발진 주기(즉, 상기 펌핑 제어 신호(OSC)의 주기)를 선택적으로 조절하므로, 안정적인 승압 전압(VPP)을 발생시킬 수 있다.

도 8은 본 발명의 다른 일실시예에 따른 승압 전압 발생기의 개략적인 블록도이다. 도 8을 참고하면, 승압 전압 발생기(200)는 인에이블 제어 회로(210), 오실레이터 회로(220), 펌핑 회로(230), 및 승압 전압 검출기(240)를 포함한다. 상기 승압 전압 발생기(200)의 구성 및 구체적인 동작은 몇 가지 차이점들을 제외하고, 도 2 내지 도 7을 참고하여 상술한 상기 승압 전압 발생기(100)와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 승압 전압 발생기들(200, 100)의 차이점은, 상기 승압 전압 발생기(200)가 주기 제어 회로(150)를 포함하지 않는 것과, 상기 승압 전압 검출기(240)가 반전된 제1 및 제2 검출 신호들(ODECB, OINCB)을 더 출력하는 것이다. 이를 실현하기 위해, 상기 승압 전압 검출기(240)는 도 3에서 점선 화살표들로 도시된 것과 같이, 상기 반전된 제1 및 제2 검출 신호들 (ODECB, OINCB)을 더 출력한다. 상기 승압 전압 발생기들(200, 100)의 다른 차이점은, 상기 오실레이터 회로(220)의 발진 주기가 상기 제1 및 제2 검출 신호들(ODEC, OINC)과 상기 반전된 제1 및 제2 검출 신호들(ODECB, OINCB)에 의해 결정되는 것이다. 이를 실현하기 위한 상기 오실레이터 회로(220)는, 도 6에 도시된 상기 오실레이터 회로(120)에, 제1 주기 제어 신호(DECP) 및 반전된 제1 주기 제어 신호(DECPB) 대신 상기 제1 검출 신호(ODEC) 및 상기 반전된 제1 검출 신호(ODECB)가 입력되도록 하고, 제2 주기 제어 신호(INCP) 및 반전된 제2 주기 제어 신호(INCPB) 대신 상기 제2 검출 신호(OINC) 및 상기 반전된 제2 검출 신호(OINCB)가 입력되도록 함으로써, 구현될 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 승압 전압 발생기는 안정적인 승압 전압을 발생시킴으로써, 소비 전류를 감소시키고, 워드 라인의 프리차지 시간이 증가되는 것을 방지하고, tRCD 특성을 개선하여, 반도체 메모리 장치의 동작 성능을 향상시킬 수 있다.

Claims

인에이블 제어 신호에 응답하여 인에이블되고, 제1 및 제2 주기 제어 신호들에 의해 설정되는 발진 주기에 기초하여, 펄스 형태의 펌핑 제어 신호를 주기적으로 발생하는 오실레이터 회로;

상기 펌핑 제어 신호에 응답하여, 전하 펌핑 동작을 실행하여 승압 전압을 발생하는 펌핑 회로;

상기 승압 전압의 레벨을 검출하고, 그 검출 결과에 따라 제1 및 제2 검출 신호들을 출력하는 승압 전압 검출기; 및

상기 제1 및 제2 검출 신호들에 응답하여, 상기 제1 및 제2 주기 제어 신호들을 출력하는 주기 제어 회로를 포함하는 승압 전압 발생기.
제1항에 있어서,

워드 라인 활성화 신호에 응답하여, 상기 승압 전압을 기준 전압에 비교하고, 그 비교 결과에 따라 상기 인에이블 제어 신호를 발생하는 인에이블 제어 회로를 더 포함하고,

상기 인에이블 제어 회로는 상기 워드 라인 활성화 신호가 인에이블될 때, 상기 승압 전압이 상기 기준 전압보다 작으면, 상기 인에이블 제어 신호를 인에이블시키고,

상기 오실레이터 회로는 상기 인에이블 제어 신호가 인에이블될 때, 인에이 블되는 승압 전압 발생기.
제1항에 있어서, 상기 승압 전압 검출기는,

상기 승압 전압을 설정된 저항 비율에 의해 분배하고, 분배 전압을 출력하는 전압 분배 회로;

상기 분배 전압을 기준 전압에 비교하고, 그 비교 결과에 따라 비교 신호를 출력하는 차동 증폭기; 및

상기 비교 신호에 응답하여, 상기 제1 및 제2 검출 신호들을 출력하는 출력 로직 회로를 포함하는 승압 전압 발생기.
제3항에 있어서,

상기 전압 분배 회로는 적어도 하나의 퓨즈를 포함하고, 상기 퓨즈의 절단 또는 비절단 상태에 따라 상기 전압 분배 회로의 상기 저항 비율이 변경되는 승압 전압 발생기.
제3항에 있어서,

상기 차동 증폭기는 상기 분배 전압이 상기 기준 전압보다 작을 때, 상기 비교 신호를 하이 레벨로 출력하고,

상기 출력 로직 회로는 상기 비교 신호가 하이 레벨일 때, 상기 제1 검출 신호를 인에이블시키고, 상기 제2 검출 신호를 디세이블시키는 승압 전압 발생기.
제1항에 있어서, 상기 주기 제어 회로는,

상기 제1 검출 신호에 응답하여, 상기 제1 주기 제어 신호와 반전된 제1 주기 제어 신호를 출력하는 제1 제어 로직 회로; 및

상기 제2 검출 신호에 응답하여, 상기 제2 주기 제어 신호와 반전된 제2 주기 제어 신호를 출력하는 제2 제어 로직 회로를 포함하는 승압 전압 발생기.
제6항에 있어서,

상기 제1 제어 로직 회로는 상기 제1 검출 신호가 인에이블될 때, 상기 제1 주기 제어 신호를 설정된 시간 동안 인에이블시키고, 상기 제1 검출 신호가 디세이블될 때, 상기 제1 주기 제어 신호를 디세이블시키고,

상기 제2 제어 로직 회로는 상기 제2 검출 신호가 인에이블될 때, 상기 제2 주기 제어 신호를 설정된 시간 동안 인에이블시키고, 상기 제2 검출 신호가 디세이블될 때, 상기 제1 주기 제어 신호를 디세이블시키는 승압 전압 발생기.
제6항에 있어서, 상기 오실레이터 회로는,

상기 인에이블 제어 신호와 지연 신호에 응답하여 내부 로직 신호와 상기 펌핑 제어 신호를 출력하는 펄스 발생 회로; 및

상기 제1 및 제2 주기 제어 신호들과 상기 반전된 제1 및 제2 주기 제어 신호들에 의해 지연 시간이 조절되고, 상기 내부 로직 신호를 상기 지연 시간 동안 지연시키고, 상기 지연 신호를 출력하는 지연 회로를 포함하는 승압 전압 발생기.
제8항에 있어서, 상기 펄스 발생 회로는,

상기 인에이블 신호를 반전시키고, 반전된 인에이블 신호를 출력하는 제1 인버터;

상기 반전된 인에이블 신호와 상기 지연 신호에 응답하여 상기 내부 로직 신호를 출력하는 NOR 게이트;

상기 내부 로직 신호를 반전시키는 제2 인버터; 및

상기 제2 인버터의 출력 신호를 반전시키고, 그 반전된 신호를 상기 펌핑 제어 신호로서 출력하는 제3 인버터를 포함하는 승압 전압 발생기.
제8항에 있어서,

상기 제1 주기 제어 신호가 디세이블되고, 상기 제2 주기 제어 신호가 인에이블될 때, 상기 지연 회로의 상기 지연 시간이 증가하고, 상기 제1 주기 제어 신호가 인에이블되고, 상기 제2 주기 제어 신호가 디세이블될 때, 상기 지연 회로의 상기 지연 시간이 감소하고,

상기 지연 시간이 증가할 때, 상기 펌핑 제어 신호의 주기가 증가하고, 상기 지연 시간이 감소할 때, 상기 펌핑 제어 신호의 주기가 감소하고,

상기 펌핑 제어 신호의 주기가 감소할 때, 상기 펌핑 회로는 상기 승압 전압을 증가시키는 승압 전압 발생기.
제9항에 있어서,

상기 지연 회로는, 상기 NOR 게이트의 출력 단자와 상기 NOR 게이트의 입력 단자들 중 하나 사이에 직렬로 연결되는 복수의 지연 조절 회로들을 포함하고,

상기 복수의 지연 조절 회로들 각각은,

입력 노드를 통하여 수신되는 입력 신호를 반전시켜 출력하는 제4 인버터;

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 입력 신호를 제1 단위 시간 동안 지연시키는 제1 단위 지연 회로;

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 제1 주기 제어 신호 및 상기 반전된 제1 주기 제어 신호에 응답하여, 상기 입력 신호를 제2 단위 시간 동안 더 지연시키거나 또는 지연시키지 않는 제2 단위 지연 회로; 및

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 제2 주기 제어 신호 및 상기 반전된 제2 주기 제어 신호에 응답하여, 상기 입력 신호를 제3 단위 시간 동안 더 지연시키거나 또는 지연시키지 않는 제3 단위 지연 회로를 포함하는 승압 전압 발생기.
제11항에 있어서,

상기 제1 단위 지연 회로는 상기 입력 노드에 병렬로 연결되는 제1 캐패시터들을 포함하고,

상기 제2 단위 지연 회로는,

제2 캐패시터들; 및

상기 입력 노드와 상기 제2 캐패시터들 사이에 각각 연결되고, 상기 제1 주기 제어 신호와 상기 반전된 제1 주기 제어 신호에 응답하여, 온 또는 오프되는 제1 스위칭 회로들을 포함하고,

상기 제3 단위 지연 회로는,

제3 캐패시터들; 및

상기 입력 노드와 상기 제3 캐패시터들 사이에 각각 연결되고, 상기 제2 주기 제어 신호와 상기 반전된 제2 주기 제어 신호에 응답하여, 온 또는 오프되는 제2 스위칭 회로들을 포함하는 승압 전압 발생기.
인에이블 제어 신호에 응답하여 인에이블되고, 제1 및 제2 검출 신호들에 의해 설정되는 발진 주기에 기초하여, 펄스 형태의 펌핑 제어 신호를 주기적으로 발생하는 오실레이터 회로;

상기 펌핑 제어 신호에 응답하여, 전하 펌핑 동작을 실행하여 승압 전압을 발생하는 펌핑 회로; 및

상기 승압 전압의 레벨을 검출하고, 그 검출 결과에 따라 상기 제1 및 제2 검출 신호들을 출력하는 승압 전압 검출기를 포함하는 승압 전압 발생기.
제13항에 있어서,

워드 라인 활성화 신호에 응답하여, 상기 승압 전압을 기준 전압에 비교하 고, 그 비교 결과에 따라 상기 인에이블 제어 신호를 발생하는 인에이블 제어 회로를 더 포함하고,

상기 인에이블 제어 회로는 상기 워드 라인 활성화 신호가 인에이블될 때, 상기 승압 전압이 상기 기준 전압보다 작으면, 상기 인에이블 제어 신호를 인에이블시키고,

상기 오실레이터 회로는 상기 인에이블 제어 신호가 인에이블될 때, 인에이블되는 승압 전압 발생기.
제13항에 있어서, 상기 승압 전압 검출기는,

상기 승압 전압을 설정된 저항 비율에 의해 분배하고, 분배 전압을 출력하는 전압 분배 회로;

상기 분배 전압을 기준 전압에 비교하고, 그 비교 결과에 따라 비교 신호를 출력하는 차동 증폭기; 및

상기 비교 신호에 응답하여, 상기 제1 및 제2 검출 신호들과 반전된 제1 및 제2 검출 신호들을 출력하는 출력 로직 회로를 포함하는 승압 전압 발생기.
제15항에 있어서,

상기 전압 분배 회로는 적어도 하나의 퓨즈를 포함하고, 상기 퓨즈의 절단 또는 비절단 상태에 따라 상기 전압 분배 회로의 상기 저항 비율이 변경되는 승압 전압 발생기.
제15항에 있어서,

상기 차동 증폭기는 상기 분배 전압이 상기 기준 전압보다 작을 때, 상기 비교 신호를 하이 레벨로 출력하고,

상기 출력 로직 회로는 상기 비교 신호가 하이 레벨일 때, 상기 제1 검출 신호를 인에이블시키고, 상기 제2 검출 신호를 디세이블시키는 승압 전압 발생기.
제14항에 있어서, 상기 오실레이터 회로는,

상기 인에이블 제어 신호와 지연 신호에 응답하여 내부 로직 신호와 상기 펌핑 제어 신호를 출력하는 펄스 발생 회로; 및

상기 제1 및 제2 검출 신호들과 상기 반전된 제1 및 제2 검출 신호들에 의해 지연 시간이 조절되고, 상기 내부 로직 신호를 상기 지연 시간 동안 지연시키고, 상기 지연 신호를 출력하는 지연 회로를 포함하는 승압 전압 발생기.
제18항에 있어서, 상기 펄스 발생 회로는,

상기 인에이블 신호를 반전시키고, 반전된 인에이블 신호를 출력하는 제1 인버터;

상기 반전된 인에이블 신호와 상기 지연 신호에 응답하여 상기 내부 로직 신호를 출력하는 NOR 게이트;

상기 내부 로직 신호를 반전시키는 제2 인버터; 및

상기 제2 인버터의 출력 신호를 반전시키고, 그 반전된 신호를 상기 펌핑 제어 신호로서 출력하는 제3 인버터를 포함하는 승압 전압 발생기.
제18항에 있어서,

상기 제1 검출 신호가 디세이블되고, 상기 제2 검출 신호가 인에이블될 때, 상기 지연 회로의 상기 지연 시간이 증가하고, 상기 제1 검출 신호가 인에이블되고, 상기 제2 검출 신호가 디세이블될 때, 상기 지연 회로의 상기 지연 시간이 감소하고,

상기 지연 시간이 증가할 때, 상기 펌핑 제어 신호의 주기가 증가하고, 상기 지연 시간이 감소할 때, 상기 펌핑 제어 신호의 주기가 감소하고,

상기 펌핑 제어 신호의 주기가 감소할 때, 상기 펌핑 회로는 상기 승압 전압을 증가시키는 승압 전압 발생기.
제19항에 있어서,

상기 지연 회로는, 상기 NOR 게이트의 출력 단자와 상기 NOR 게이트의 입력 단자들 중 하나 사이에 직렬로 연결되는 복수의 지연 조절 회로들을 포함하고,

상기 복수의 지연 조절 회로들 각각은,

입력 노드를 통하여 수신되는 입력 신호를 반전시켜 출력하는 제4 인버터;

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 입력 신호를 제1 단위 시간 동안 지연시키는 제1 단위 지연 회로;

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 제1 주기 제어 신호 및 상기 반전된 제1 주기 제어 신호에 응답하여, 상기 입력 신호를 제2 단위 시간 동안 더 지연시키거나 또는 지연시키지 않는 제2 단위 지연 회로; 및

상기 제4 인버터에 병렬로 상기 입력 노드에 연결되고, 상기 제2 주기 제어 신호 및 상기 반전된 제2 주기 제어 신호에 응답하여, 상기 입력 신호를 제3 단위 시간 동안 더 지연시키거나 또는 지연시키지 않는 제3 단위 지연 회로를 포함하는 승압 전압 발생기.
제21항에 있어서,

상기 제1 단위 지연 회로는 상기 입력 노드에 병렬로 연결되는 제1 캐패시터들을 포함하고,

상기 제2 단위 지연 회로는,

제2 캐패시터들; 및

상기 입력 노드와 상기 제2 캐패시터들 사이에 각각 연결되고, 상기 제1 검출 신호와 상기 반전된 제1 검출 신호에 응답하여, 온 또는 오프되는 제1 스위칭 회로들을 포함하고,

상기 제3 단위 지연 회로는,

제3 캐패시터들; 및

상기 입력 노드와 상기 제3 캐패시터들 사이에 각각 연결되고, 상기 제2 검출 신호와 상기 반전된 제2 검출 신호에 응답하여, 온 또는 오프되는 제2 스위칭 회로들을 포함하는 승압 전압 발생기.