JP2002074956A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 設計効率や信頼性および歩留りを向上するこ
とができかつ消費電流を低減することのできる内部電圧
発生回路を提供する。 【解決手段】 キャパシタからの電荷を出力ノードに転
送して内部電圧を発生するための電荷転送ゲート（Ｑ
６）のゲートへ制御電圧を与える制御電圧発生部（３
０）において、切換信号（φＳＷ）に従って制御電圧の
振幅を切換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、ポンプ動作により内部電圧を発生する半導体
装置に関する。より特定的には、この発明は、基板領域
に印加されるバイアス電圧を発生する基板バイアス電圧
発生回路に関する。

【０００２】

【従来の技術】システム全体の消費電力を低減し、また
所望の電圧レベルの電圧を発生するために、半導体装置
において、内部電圧発生回路が設けられる。内部電圧に
は、外部からの電源電圧よりも高い高電圧、接地電圧と
電源電圧の間の中間電圧レベルの基準電圧、および基板
領域に印加する負のバイアス電圧などがある。特に、半
導体記憶装置においては、ＭＯＳトランジスタ（絶縁ゲ
ート型電界効果トランジスタ）で構成されるメモリセル
トランジスタのしきい値電圧の安定化および接合容量の
低減などを目的として、基板領域にバイアス電圧ＶＢＢ
が印加される。

【０００３】図１４は、従来のバイアス電圧発生回路の
構成を概略的に示す図である。図１４において、バイア
ス電圧発生回路は、アクティブサイクル時に活性化され
てバイアス電圧ＶＢＢを発生するアクティブバイアス電
圧発生回路１０２と、スタンバイサイクル時にバイアス
電圧ＶＢＢを発生するスタンバイバイアス電圧発生回路
１０４と、バイアス電圧ＶＢＢの電圧レベルが所定電圧
レベルに到達しているかを検出し、該検出結果に従って
アクティブバイアス電圧発生回路１０２およびスタンバ
イバイアス電圧発生回路１０４を選択的に活性化するレ
ベル検出回路１００を含む。このレベル検出回路１００
は、アクティブサイクル用のレベル検出器およびスタン
バイサイクル用のレベル検出器を含み、それぞれ、アク
ティブ用活性制御信号φＡＬおよびスタンバイ用活性制
御信号φＳＬを生成する。バイアス電圧ＶＢＢは、負電
圧であり、レベル検出回路１００は、このバイアス電圧
ＶＢＢが所定値以下となるとバイアス電圧発生回路１０
２および／または１０４のバイアス電圧発生動作を停止
させる。

【０００４】アクティブバイアス電圧発生回路１０２
は、大きな電荷供給能力を有しており、アクティブサイ
クル時の内部回路動作時において、バイアス電圧ＶＢＢ
の電圧レベルが変動するのを防止する。スタンバイバイ
アス電圧発生回路１０４は、その電荷供給能力は比較的
小さく、スタンバイ状態時におけるリーク電流によるバ
イアス電圧ＶＢＢの変動を抑制する。

【０００５】アクティブバイアス電圧発生回路１０２
は、レベル検出回路１００からの活性制御信号φＡＬに
従って選択的に発振動作を行なうアクティブ用リングオ
シレータ１０２ａと、アクティブ用リングオシレータ１
０２ａからの発振信号に従ってキャパシタのチャージポ
ンプ動作を利用して電荷を出力ノードに供給するアクテ
ィブ用ポンプ回路１０２ｂを含む。アクティブ用リング
オシレータ１０２ａは、活性制御信号φＡＬが、活性状
態にあり、バイアス電圧ＶＢＢが所定電圧レベルに到達
していないことを示しているときには発振動作を行な
い、バイアス電圧ＶＢＢが所定電圧レベルに到達したと
きに発振動作を停止する。

【０００６】スタンバイバイアス電圧発生回路１０４
は、レベル検出回路１００からの活性制御信号φＳＬに
従って選択的に発振動作を行なうスタンバイ用リングオ
シレータ１０４ａと、スタンバイ用リングオシレータ１
０４ａからの発振信号に応答してキャパシタによるチャ
ージポンプ動作を行なってバイアス電圧ＶＢＢを生成す
るスタンバイ用ポンプ回路１０４ｂを含む。スタンバイ
用リングオシレータ１０４ａも、活性制御信号φＳＬ
が、バイアス電圧ＶＢＢが所定電圧レベルに到達してい
ないことを示しているときには発振動作を行ない、一
方、活性制御信号φＳＬが、バイアス電圧ＶＢＢが所定
電圧レベルに到達していることを示しているときには発
振動作を停止する。

【０００７】アクティブサイクル用およびスタンバイサ
イクル用それぞれバイアス電圧発生回路を設けることに
より、スタンバイサイクル時において電荷供給能力の大
きなアクティブバイアス電圧発生回路１０２を動作を停
止させて消費電力を低減する。アクティブポンプ回路１
０２ｂおよびスタンバイ用ポンプ回路１０４ｂは、キャ
パシタのチャージポンプ動作を利用しており、そのキャ
パシタの容量値が異なり、スタンバイ用ポンプ回路１０
４ｂの電荷供給能力は小さくされる。キャパシタのチャ
ージポンプ動作を利用するチャージポンプ回路において
は、電荷供給能力は、発振信号の周波数とチャージポン
プ動作を行なうキャパシタの容量値により比例する。

【０００８】キャパシタを利用するチャージポンプ回路
としては種々の構成が存在するが、代表的に、シングル
ブースト型チャージポンプ回路およびダブルブースト型
チャージポンプ回路が存在する。

【０００９】図１５は、従来のシングルブースト型チャ
ージポンプ回路の構成を示す図である。図１５におい
て、シングルブースト型チャージポンプ回路は、リング
オシレータからのクロック信号ＣＬＫを受けるインバー
タ回路ＩＶ１と、インバータ回路ＩＶ１の出力信号を遅
延する遅延回路ＤＬ１と、遅延回路ＤＬ１の出力信号を
さらに遅延する遅延回路ＤＬ２と、遅延回路ＤＬ１およ
びＤＬ２の出力信号を受けるＮＯＲゲートＮＧ１と、イ
ンバータ回路ＩＶ１の出力信号と遅延回路ＤＬ２の出力
信号を受けるＮＡＮＤ回路ＮＧ２と、インバータ回路Ｉ
Ｖ１と遅延回路ＤＬ１の出力信号を受けるＮＯＲゲート
ＮＧ３と、ＮＯＲゲートＮＧ１の出力信号を遅延する遅
延回路ＤＬ３と、ＮＡＮＤ回路ＮＧ２の出力信号を遅延
するバッファ回路ＤＬ４と、ＮＯＲゲートＮＧ３の出力
信号を反転するインバータＩＶ２と、遅延回路ＤＬ３の
出力信号を一方電極に受けるキャパシタＣ１と、遅延回
路ＤＬ４の出力信号を一方電極ノードに受けるキャパシ
タＣ２と、インバータ回路ＩＶ２の出力信号を一方電極
ノードに受けるキャパシタＣ３と、キャパシタＣ３の他
方電極ノード（ノードＮＦ）と接地ノードの間に接続さ
れるＰチャネルＭＯＳトランジスタＱ１と、ノードＮＦ
と接地ノードの間に直列に接続されるＰチャネルＭＯＳ
トランジスタＱ２およびＱ３と、キャパシタＣ１の他方
電極ノード（ノードＮＢ）と接地ノードの間に接続され
かつそのゲートがノードＮＦに接続されるＰチャネルＭ
ＯＳトランジスタＱ４と、キャパシタＣ２の他方電極ノ
ード（ノードＮＥ）と接地ノードの間に接続されかつそ
のゲートがノードＮＦに接続されるＰチャネルＭＯＳト
ランジスタＱ５と、ノードＮＥの電圧レベルに応じて選
択的に導通し、ノードＮＤおよびＮＯの間で電荷を転送
するＰチャネルＭＯＳトランジスタＱ６を含む。

【００１０】ＰチャネルＭＯＳトランジスタＱ１は、ゲ
ートが接地ノードに接続され、ダイオードモードで動作
し、ノードＮＦの電圧レベルをしきい値電圧の絶対値Ｖ
ｔｈｐにクランプする。ＭＯＳトランジスタＱ２および
Ｑ３が、それぞれ、接地ノードからノードＮＦに向かっ
て順方向にダイオード接続され、ノードＮＦの電圧レベ
ルを、−２・Ｖｔｈｐにクランプする。ここで、Ｖｔｈ
ｐは、ＭＯＳトランジスタＱ１−Ｑ３とそれぞれの、し
きい値電圧の絶対値を示す。次に、この図１５に示すシ
ングルブースト型チャージポンプ回路の動作について説
明する。

【００１１】初期状態において、ノードＮＡ−ＮＦがす
べて接地電圧Ｖｓｓ（＝０Ｖ）の状態において、クロッ
ク信号ＣＬＫが立上がった状態を考える。この場合、イ
ンバータ回路ＩＶ１の出力信号がＬレベルに立下がり、
ノードＮＢの電圧が、遅延回路ＤＬ４の遅延時間経過後
電源電圧Ｖｃｃレベルに立上がる。一方、遅延回路ＤＬ
１およびＤＬ２の遅延時間が経過すると、ＮＯＲゲート
ＮＧ１の両入力がともにＬレベルとなり、さらに遅延回
路ＤＬ３の有する遅延時間が経過した後、ノードＮＡの
電圧レベルが電源電圧Ｖｃｃレベルに上昇する。

【００１２】一方、ノードＮＣは、初期状態において０
Ｖの電圧レベルであり、また遅延回路ＤＬ１の有する遅
延時間が経過後ノードＮＣはインバータ回路ＩＶ２によ
り接地電圧レベルに駆動される。ノードＮＤは、ノード
ＮＡの電圧上昇に応じて、キャパシタＣ１のチャージポ
ンプ動作により、その電圧レベルが電源電圧Ｖｃｃだけ
上昇しようとする。しかしながら、ノードＮＦの電圧レ
ベルが接地電圧レベルであり、ＭＯＳトランジスタＱ４
がオン状態であり、このノードＮＤの電圧レベルは、Ｍ
ＯＳトランジスタＱ４がオフ状態となるまで低下する。
同様に、ノードＮＥは、キャパシタＣ２によるチャージ
ポンプ動作により、その電圧レベルが電源電圧Ｖｃｃだ
け上昇しようとするが、ＭＯＳトランジスタＱ５は、オ
ン状態であり、このＭＯＳトランジスタＱ５がオフ状態
となるまで、その電圧レベルが低下する。

【００１３】クロック信号ＣＬＫが電源電圧Ｖｃｃレベ
ルから接地電圧に低下すると、インバータ回路ＩＶ１の
出力信号が電源電圧Ｖｃｃレベルとなり、応じてＮＯＲ
ゲートＮＧ３の出力信号がＬレベル（接地電圧レベル）
となる。ノードＮＣの電圧レベルが電源電圧Ｖｃｃレベ
ルとなり、応じてノードＮＦの電圧レベルもこのキャパ
シタＣ３によりチャージポンプ動作により上昇しようと
する。しかしながら、このノードＮＦの電圧上昇に応じ
て、ＭＯＳトランジスタＱ１がオン状態となり、ノード
ＮＦの電圧レベルが、そのしきい値電圧の絶対値Ｖｔｈ
ｐレベルにクランプされる。このノードＮＦが、しきい
値電圧の絶対値Ｖｔｈｐにクランプされると、ＭＯＳト
ランジスタＱ４およびＱ５がオフ状態となる（ノードＮ
ＤおよびＮＥが、ほぼ接地電圧レベルまで放電されてい
るため）。

【００１４】続いて、遅延回路ＤＬ１の出力信号が電源
電圧レベルに上昇すると、ＮＯＲゲートＮＧ１の出力信
号が接地電圧レベルに低下する。遅延回路ＤＬ３の有す
る遅延時間の経過後、ノードＮＡの電圧が、電源電圧Ｖ
ｃｃレベルから、接地電圧レベルに低下する。キャパシ
タＣ１のチャージポンプ動作により、ノードＮＤの電圧
レベルが、−Ｖｃｃだけ低下する。

【００１５】遅延回路ＤＬ１およびＤＬ２の有する遅延
時間が経過すると、ＮＡＮＤゲートＮＧ２の出力信号が
Ｌレベルとなり、ノードＮＢの電圧レベルが電源電圧Ｖ
ｃｃレベルから接地電圧レベルに低下し、応じてノード
ＮＥの電圧レベルが、−Ｖｃｃだけ低下する。このノー
ドＮＥの電圧レベルが、ほぼ−Ｖｃｃレベルにまで低下
すると、ＭＯＳトランジスタＱ６がオン状態となり（出
力ノードＮＯは初期状態時、ほぼ接地電圧レベルであ
る）、ノードＮＤから出力ノードＮＯに負電荷（電子）
が供給される。

【００１６】次に、クロック信号ＣＬＫが再び電源電圧
Ｖｃｃレベルに立上がると、まず、ノードＮＢが接地電
圧レベルから電源電圧Ｖｃｃレベルに変化する。応じ
て、キャパシタＣ２のチャージポンプ動作により、ノー
ドＮＥの電圧レベルがＶｃｃだけ上昇し、ＭＯＳトラン
ジスタＱ６がオフ状態となり、出力ノードＮＯへの負電
荷の供給が停止される。

【００１７】続いて、ノードＮＣが、遅延回路ＤＬ１の
出力信号が接地電圧レベルとなると、電源電圧Ｖｃｃレ
ベルから接地電圧レベルにそのでレベルが低下する。キ
ャパシタＣ３のチャージポンプ動作によりのＮＦの電圧
が電源電圧Ｖｃｃだけ低下しようとするが、ＭＯＳトラ
ンジスタＱ２およびＱ３により−２Ｖｔｈｐの電圧レベ
ルにクランプされる。

【００１８】この後、遅延回路ＤＬ２の出力信号がＬレ
ベルとなると、ノードＮＡが、接地電圧レベルから電源
電圧Ｖｃｃレベルに上昇し、応じてノードＮＤへ電荷を
供給する。しかしながら、ＭＯＳトランジスタＱ４がオ
ン状態であり、ノードＮＤは、接地電圧レベルに保持さ
れる。

【００１９】上述の動作を繰返し実行することにより、
出力ノードＮＯからの電圧ＶＢＢの電圧レベルを低下さ
せる。この状態を繰返し、定常状態になったときの動作
を図１６に示す信号波形図を参照して説明する。

【００２０】まず、時刻ｔａにおいて、クロック信号Ｃ
ＬＫが電源電圧Ｖｃｃレベルに立上がるとき、ノードＮ
ＡおよびノードＮＢは、接地電圧レベルであり、ノード
ＮＣが電源電圧Ｖｃｃレベルであり、またノードＮＥが
−Ｖｃｃレベルである。

【００２１】クロック信号ＣＬＫが時刻ｔａにおいて電
源電圧Ｖｃｃレベルに立上がり、遅延回路ＤＬ４の有す
る遅延時間が経過すると、時刻ｔｂにおいて、ノードＮ
Ｂの電圧レベルが、電源電圧Ｖｃｃレベルに上昇し、応
じてノードＮＥの電圧レベルが、−Ｖｃｃから接地電圧
レベルに上昇し、ＭＯＳトランジスタＱ６がオフ状態と
なる。

【００２２】続いて、遅延回路ＤＬ１の有する遅延時間
が経過すると、ＮＯＲゲートＮＧ３の両入力がＬレベル
となり時刻ｔｃにおいて、ノードＮＣの電圧レベルが、
電源電圧Ｖｃｃレベルから接地電圧レベルに低下し、続
いてノードＮＦの電圧レベルも、この電源電圧Ｖｃｃレ
ベル分だけ低下する。ノードＮＦは、ＭＯＳトランジス
タＱ１により、しきい値電圧の絶対値Ｖｔｈｐにクラン
プされている。したがって、Ｖｔｈｐ−Ｖｃｃの電圧レ
ベルにノードＮＦの電圧レベルが低下するものの、ＭＯ
ＳトランジスタＱ２およびＱ３により、その電圧レベル
が−２・Ｖｔｈｐレベルにクランプされる。ノードＮＦ
の電圧レベルが低下すると、ＭＯＳトランジスタＱ４お
よびＱ５がオン状態となり、ノードＮＥが確実に接地電
圧レベルに保持される。ノードＮＥが接地電圧レベルと
なると、応じてＭＯＳトランジスタＱ６がオフ状態とな
り、出力ノードＮＯへの電子の供給動作が停止される。
このノードＮＤは、オン状態のＭＯＳトランジスタＱ４
により接地電圧レベルに駆動される（図１６において
は、応答の遅れを示している）。

【００２３】遅延回路ＤＬ１−ＤＬ３の有する遅延時間
が経過すると、ノードＮＡの電圧レベルが、電源電圧Ｖ
ｃｃレベルに上昇し、ノードＮＤの電圧レベルが上昇し
ようとしても、ＭＯＳトランジスタＱ４がオン状態であ
り、ノードＮＤは接地電圧レベルに保持される。

【００２４】時刻ｔｅにおいてクロック信号ＣＬＫが接
地電圧レベルに低下すると、まず、ノードＮＣが、電圧
レベルが電源電圧Ｖｃｃレベルに上昇し、応じてノード
ＮＦの電圧レベルが上昇し、ＭＯＳトランジスタＱ１に
より、電圧Ｖｔｈｐレベルにクランプされる（時刻ｔ
ｆ）。

【００２５】続いて、遅延回路ＤＬ１およびＤＬ３の有
する遅延時間が経過すると、時刻ｔｇにおいてノードＮ
Ａの電圧レベルが接地電圧レベルに低下し、応じてノー
ドＮＤの電圧レベルが、−Ｖｃｃレベルにまで低下す
る。ノードＮＥの電圧レベルは接地電圧レベルであり、
ＭＯＳトランジスタＱ６はオフ状態を維持する。

【００２６】さらに、遅延回路ＤＬ２の有する遅延時間
が経過すると、時刻ｔｈにおいてノードＮＢの電圧レベ
ルが接地電圧レベルに低下し、応じてノードＮＥの電圧
レベルが−Ｖｃｃとなり、ＭＯＳトランジスタＱ６がオ
ン状態となり、出力ノードＮＯへ負電荷を供給し、ノー
ドＮＤの電圧レベルが、その負電荷供給に応じて上昇す
る。

【００２７】したがって、この図１５に示すシングルブ
ースト型チャージポンプ回路においては、出力ノードに
負電荷を供給する転送ゲートとなるＭＯＳトランジスタ
Ｑ６のゲート（ノードＮＥ）は、電源電圧Ｖｃｃの振幅
で変化しており、この振幅により、シングルブースト型
と呼ばれる。

【００２８】ノードＮＡ−ＮＣを３相駆動することによ
り、負電圧のノードＮＤにおける準備、この負電圧の安
定化の後の負電荷の供給、および負電荷供給停止後の負
電荷供給ノードの予備設定を順次正確に行なうことがで
き、効率的に負電荷を供給することができる。

【００２９】図１７は、ダブルブースト型チャージポン
プ回路の要部の構成を示す図である。この図１７に示す
回路構成は、図１５に示すシングルブースト型チャージ
ポンプ回路の一点鎖線で示すブロック、すなわちＮＡＮ
Ｄ回路ＮＧ２の出力信号を受けてノードＮＥを駆動する
部分の構成に対応する。すなわち、この図１７に示す回
路ブロックを、図１５に示す一点鎖線ブロックと置換す
ることにより、図１５に示すチャージポンプ回路は、ダ
ブルブースト型チャージポンプ回路として動作する。

【００３０】図１７において、ダブルブースト型チャー
ジポンプ回路は、ＮＡＮＤゲートＮＧ２の出力信号に従
ってノードＮＧを駆動するインバータ回路ＤＩＶ３と、
ＮＡＮＤゲートＮＧ２の出力信号に従って、ノードＮＨ
を駆動する遅延回路ＤＬ５と、ＮＡＮＤゲートＮＧの出
力信号に従ってノードＮＩを駆動するインバータ回路Ｄ
ＩＶ４と、ノードＮＧとノードＮＪの間に接続されるキ
ャパシタＣ４と、ノードＮＨとノードＮＫの間に接続さ
れるキャパシタＣ５と、ノードＮＪ上の電圧に従って電
源ノードをノードＮＫに接続するＮチャネルＭＯＳトラ
ンジスタＮＱ４と、ノードＮＪと電源ノードの間に接続
されるＮチャネルＭＯＳトランジスタＮＱ１と、電源ノ
ードＮＪとの間に直列に接続されるＮチャネルＭＯＳト
ランジスタＮＱ３およびＮＱ２とを含む。

【００３１】ＭＯＳトランジスタＮＱ１は、そのバック
ゲートおよびゲートが電源ノードに接続される。ＭＯＳ
トランジスタＮＱ２およびＮＱ３の各々は、バックゲー
トが電源ノードに接続されかつ、そのゲートがソースに
接続される。ＭＯＳトランジスタＮＱ１は、ノードＮＪ
を、電圧Ｖｃｃ−Ｖｔｈｎレベルにクランプし、また、
ＭＯＳトランジスタＮＱ３およびＮＱ２は、ノードＮＧ
の電圧レベルを、Ｖｃｃ＋２・Ｖｔｈｎレベルにクラン
プする。ここで、Ｖｔｈｎは、ＭＯＳトランジスタＮＱ
１−ＮＱ３それぞれのしきい値電圧を示す。

【００３２】また、インバータ回路ＤＩＶ３およびＤＩ
Ｖ４は、遅延時間を有している。ダブルブースト型チャ
ージポンプ回路は、さらに、インバータ回路ＤＩＶ４の
出力信号に従ってノードＮＬへノードＮＫの電荷を供給
するＰチャネルＭＯＳトランジスタＰＱと、ノードＮＬ
と接地ノードとの間に直列に接続されるＮチャネルＭＯ
ＳトランジスタＮＱ５およびＮＱ６を含む。ＭＯＳトラ
ンジスタＮＱ５はそのゲートに電源電圧Ｖｃｃを受け、
電界緩和用の抵抗素子として機能する。ＭＯＳトランジ
スタＮＱ６は、インバータ回路ＤＩＶ４の出力信号をゲ
ートに受ける。ノードＮＬとノードＮＥの間にキャパシ
タＣ６が接続される。

【００３３】図１８は、図１７に示すダブルブースト部
の動作を示す信号波形図である。以下、図１８を参照し
て図１７に示すダブルブースト部の動作について説明す
る。

【００３４】インバータ回路ＤＩＶ３は、インバータ回
路ＤＩＶ４よりも大きな遅延時間を有しており、また遅
延回路ＤＬ５は、これらのインバータ回路ＤＩＶ３およ
びＤＩＶ４の有する遅延時間よりも大きな遅延時間を有
している。

【００３５】時刻Ｔａにおいて、ＮＡＮＤゲートＮＧ２
からの信号φが電源電圧Ｖｃｃレベルに立上がり、イン
バータ回路ＤＩＶ４の有する遅延時間が経過すると、ノ
ードＮＩの電圧レベルが電源電圧Ｖｃｃから接地電圧レ
ベルに低下し、ＭＯＳトランジスタＰＱがオン状態とな
り、ＭＯＳトランジスタＮＱ６がオフ状態となる。応じ
て、ノードＮＬへは、ノードＮＫ上の電圧が伝達され
る。ノードＮＫは、電源電圧Ｖｃｃレベルであり、時刻
Ｔｂにおいて、ノードＮＬは電源電圧Ｖｃｃレベルに上
昇し、応じてノードＮＥの電圧レベルが電源電圧Ｖｃｃ
だけ上昇し、−Ｖｃｃレベルとなる。

【００３６】インバータ回路ＤＩＶ３の有する遅延時間
が経過すると、ノードＮＧの電圧レベルが、時刻Ｔｃに
おいて接地電圧レベルに立下がり、応じてノードＮＪの
電圧レベルが、この電源電圧Ｖｃｃレベルだけ変化しよ
うとする。しかしながら、ノードＮＪの電圧レベルは、
ＭＯＳトランジスタＮＱ１によりクランプされ、Ｖｃｃ
−Ｖｔｈｎの電圧レベルに低下する。このノードＮＪの
電圧レベルがＶｃｃ−Ｖｔｈｎとなると、ＭＯＳトラン
ジスタＮＱ４がオフ状態となる。

【００３７】遅延回路ＤＬ５が有する遅延時間が経過す
ると、時刻Ｔｄにおいて、ノードＮＨの電圧レベルが、
電源電圧Ｖｃｃレベルとなり、応じてキャパシタＣ５の
チャージポンプ動作により、ノードＮＫの電圧レベル
が、Ｖｃｃレベルから電圧２・Ｖｃｃレベルにまで上昇
し、応じてノードＮＬの電圧レベルが２・Ｖｃｃレベル
に上昇する。キャパシタＣ６により、ノードＮＥの電圧
レベルがさらに電源電圧Ｖｃｃだけ上昇し、ノードＮＥ
が接地電圧レベルとなる。

【００３８】時刻ＴｅにおいてＮＡＮＤゲートＮＧ２か
らの信号φが接地電圧レベルに低下すると、インバータ
回路ＤＩＶ４により、時刻ＴｆにおいてノードＮＩの電
圧レベルがＶｃｃレベルとなり、ＭＯＳトランジスタＮ
Ｑ６がオン状態となり、ノードＮＬの電荷が放電されて
ノードＮＬは接地電圧レベルとなる。ノードＮＩが接地
電圧レベルから電源電圧Ｖｃｃレベルに上昇するとき、
ノードＮＫの電圧レベルが、２・Ｖｃｃレベルであり、
ＭＯＳトランジスタＰＱが、オン状態にある。したがっ
て、ノードＮＫからこのＭＯＳトランジスタＰＱを介し
てかつＭＯＳトランジスタＮＱ６を介して接地ノードへ
電荷が放電される。ノードＮＫの電圧レベルが放電によ
り低下し、電源電圧Ｖｃｃレベルまで低下すると、ＭＯ
ＳトランジスタＰＱは、そのゲートとソースの電圧レベ
ルが等しくなり、オフ状態となる。ノードＮＫの電圧レ
ベルは、したがって、電圧２・Ｖｃｃレベルから電源電
圧Ｖｃｃレベルまで放電される。

【００３９】このノードＮＬの電圧レベルの低下によ
り、ノードＮＥが−２・Ｖｃｃレベルまで低下する。

【００４０】時刻ＴｇにおいてノードＮＧの電圧レベル
が電源電圧Ｖｃｃレベルに上昇すると、ノードＮＪの電
圧レベルがキャパシタＣ４のチャージポンプにより上昇
する。しかしながら、ＭＯＳトランジスタＮＱ２および
ＮＱ３により、ノードＮＪの電圧レベルは、Ｖｃｃ＋２
・Ｖｔｈｎの電圧レベルにクランプされる。ノードＮＫ
は２・Ｖｃｃレベルであり、ＭＯＳトランジスタＮＱ４
がオフ状態を維持する。

【００４１】時刻Ｔｈにおいて、遅延回路ＤＬ５の出力
信号に従ってノードＮＨの電圧レベルが電源電圧Ｖｃｃ
レベルから接地電圧レベルに低下する。既に時刻Ｔｇに
おいて、ノードＮＪの電圧は、電源電圧よりも高い電圧
レベルに設定されて、ＮチャネルＭＯＳトランジスタＮ
Ｑ４は、オン状態となっており、このノードＮＫは、Ｎ
チャネルＭＯＳトランジスタＮＱ４を介して電源ノード
に結合されている。したがって、ノードＮＫは、キャパ
シタＣ５のチャージポンプ動作による電圧低下を電源ノ
ードから供給される電荷により補償され、電源電圧Ｖｃ
ｃレベルを維持する。

【００４２】したがって、この図１７に示すダブルブー
スト部の場合、ノードＮＥの振幅は、２・Ｖｃｃであ
り、ダブルブースト型と呼ばれる。ダブルブースト型チ
ャージポンプ回路の場合、電荷を供給する出力段のＭＯ
ＳトランジスタＱ６のゲート−ソース間電圧が大きくな
り、応じて電荷供給能力も大きくなる。したがって、よ
り高速で電荷を供給することができる。

【００４３】

【発明が解決しようとする課題】シングルブースト型チ
ャージポンプ回路の場合、ダブルブースト型チャージポ
ンプ回路に比べて構成要素数が少なく、回路占有面積が
小さいことおよび回路構成が簡単なため、信頼性が高く
また歩留まりも高いという利点を有している。しかしな
がら、電荷を転送するトランジスタＱ６のゲート電圧
は、最低−Ｖｃｃであり、発生可能な負電圧は−Ｖｃｃ
＋Ｖｔｈｐとなり、低電源電圧下では、十分な電圧レベ
ルの負電圧を生成することができない。たとえば、電源
電圧Ｖｃｃが、１．５Ｖであり、しきい値電圧の絶対値
Ｖｔｈｐが０．７Ｖの場合、−０．８Ｖより深い負の電
圧を生成することができない。

【００４４】一方、ダブルブースト型チャージポンプ回
路の場合、この電荷転送用のトランジスタＱ６のゲート
電圧は、−２・Ｖｃｃまで低下し、したがって低電源電
圧下でも、十分な、電圧レベルの負電圧を安定に生成し
て供給することができる。しかしながら、図１７に示す
ダブルブースト部においては、その内部ノードの電圧
は、２・Ｖｃｃの振幅で変化するため、電源電圧Ｖｃｃ
が高い場合には、素子の信頼性（ゲート絶縁膜の信頼
性）が低下し、電源電圧を高くすることができないとい
う問題が生じる。したがって、電源電圧が比較的高い場
合、内部降圧回路により降圧した電圧をポンプ電源電圧
として利用する必要があり、シングルブースト型と同程
度のレベルの負電圧しか生成することができなくなり、
ダブルブースト型の利点が損なわれる。また、基板バイ
アス用に内部降圧回路を設けた場合、この回路の占有面
積および消費電流が増大するという問題が生じる。

【００４５】また、テスト時においては、さまざまな電
源電圧のレベルで半導体装置を動作させ、不良を検出す
ることが行なわれる（スクリーニングテスト）。このテ
スト時に、ダブルブースト型チャージポンプ回路を利用
する場合、ダブルブースト部の素子の絶縁耐圧により、
最高電源電圧レベルが制限され、応じて印加電圧を十分
高くすることができず、内部回路の信頼性を保証するこ
とができなくなる。また、シングルブースト型チャージ
ポンプ回路の場合、電源電圧を低くした場合、十分な電
圧レベルの負電圧ＶＢＢを生成することができず、内部
回路の動作を安定化させることができず、正確なテスト
を行なうことができなくなる。したがって、これらのテ
スト時に、必要とされるテストを十分に行なうことがで
きず、半導体装置の信頼性および歩留まりが低下すると
いう問題が生じる。

【００４６】したがって、基板バイアス用のチャージポ
ンプ回路を半導体チップに搭載する場合には、仕様を検
討した上で、この電源電圧レベルに応じていずれの形式
のチャージポンプ回路を使用するかを決定しており、回
路設計を仕様変更ごとに変更する必要があり、仕様変更
に柔軟に対処することができなくなるという問題が生じ
る。特に電源電圧は、半導体記憶装置が用いられるシス
テムの電源電圧により主として決定されており、適用用
途に応じて回路設計を行なう場合、各電源電圧ごとに、
チャージポンプ回路の設計変更を行なう必要があり、設
計効率が悪くなり、応じて装置価格が高くなるという問
題が生じる。

【００４７】上述のような問題は、負電圧を発生するチ
ャージポンプ回路に限らず、たとえば半導体記憶装置に
おいてワード線などに伝達される高電圧を発生する内部
電圧発生回路においても同様の問題が生じる。

【００４８】それゆえ、この発明の目的は、電源電圧の
電圧レベルに依存することなく安定に所望の電圧レベル
の内部電圧を生成することのできる半導体装置を提供す
ることである。

【００４９】この発明の他の目的は、外部電源電圧の仕
様変更に容易に対応することのできる半導体装置を提供
することである。

【００５０】この発明のさらに他の目的は、信頼性およ
び歩留まりの改善された半導体装置を提供することであ
る。

【００５１】この発明のさらに他の目的は、安定に基板
バイアス電圧を効率的に生成することのできる半導体装
置を提供することである。

【００５２】

【課題を解決するための手段】この発明に係る半導体装
置は、所定の電圧レベルの内部電圧を発生するための第
１の動作形式の第１の内部電圧発生回路と、この第１の
回路形式と異なる第２の動作形式を有し、所定の電圧レ
ベルの内部電圧を発生するための第２の内部電圧発生回
路を備える。第１および第２の内部電圧発生回路は択一
的に動作可能とされる。

【００５３】好ましくは、第１および第２の内部電圧発
生回路は別々に設けられる。これらの第１および第２の
内部電圧発生回路の一方を固定的に活性化する信号を発
生するための手段が設けられる。

【００５４】好ましくは、第１の内部電圧発生回路は、
活性化時所定の周期で発振して発振信号を生成する第１
の発振回路と、この第１の発振回路からの発振信号に従
ってチャージポンプ動作を行なって内部電圧を生成する
ための第一のチャージポンプ回路とを備え、第２の内部
電圧発生回路は、第1の発振回路と択一的に活性化さ
れ、活性化時所定の周期で発振して発振信号を生成する
第２の発振回路と、この第２の発振回路からの発振信号
に従ってチャ−ジポンプ動作を行なって該内部電圧を発
生する第２のチャージポンプ回路とを備える。

【００５５】好ましくは、活性化時所定の周期で発振す
る発振回路がさらに設けられる。第１の内部電圧発生回
路はこの発振回路からの発振信号に従ってチャージポン
プ動作を行なって内部電圧を発生する第１のチャージポ
ンプ回路を備える。第２の内部電圧発生回路は、第１の
チャージポンプ回路と異なる回路構成を有し、該発振回
路からの発振信号に従ってチャージポンプ動作を行なっ
て内部電圧を発生する第２のチャージポンプ回路を備え
る。この発振回路の発振信号が第１および第２のチャー
ジポンプ回路の一方に択一的に与えられる。

【００５６】またこれに代えて、好ましくは第１および
第２の内部電圧発生回路は構成要素を共有する。この場
合、切換信号に応答して第２の内部電圧発生回路を第１
の内部電圧発生回路として動作させるためのゲート回路
が設けられる。

【００５７】好ましくは、第２の内部電圧発生回路は、
クロック信号に応答してチャージポンプ動作を行なうチ
ャージポンプ容量と、このチャージポンプ容量からの電
荷を出力ノードに伝達するための転送ゲートと、転送ゲ
ートの電圧をクロック信号に応答して設定する電圧制御
回路とを含む。この電圧制御回路は、ゲート回路からの
出力信号応答して、転送ゲートへの印加電圧の振幅を変
更する。

【００５８】電圧制御回路は、好ましくは、クロック信
号に応答して内部電源ノードの電圧を出力する第１の回
路と、このクロック信号に応答して、内部電源ノードの
電圧レベルを調整する電源制御回路を含む。この電源制
御回路は、ゲート回路の出力信号の第１の論理レベルに
応答して内部電源ノードの電圧を第１の電圧レベルに設
定し、かつゲート回路の出力信号の第２の論理レベルに
応答して内部電源ノードの電圧を最大レベルを第１の電
圧レベルよりも高い電圧レベルに設定する。

【００５９】電源制御回路は、好ましくは、ゲート回路
の出力信号の第２の論理レベルに応答してクロック信号
に従って変化する電圧を内部電源ノードに伝達する。

【００６０】また、これに代えて、第２の内部電圧発生
回路は、クロック信号に応答して内部電源ノードを選択
的に外部電源ノードに結合する第１の電源回路と、切換
信号の第１の論理レベルに応答して第１の電源回路と同
相で動作しかつこの切換信号の第２の論理レベルに応答
して第１の電源回路と相補的に動作して外部電源ノード
を内部電源ノードに結合する第２の電源回路と、この内
部電源ノードの電圧を一方動作電源電圧として受け、ク
ロック信号に応答して転送ゲートへ電圧を印加する電圧
印加回路とを含む。第１の内部電圧発生回路は、この電
圧印加回路を含む。

【００６１】この場合、切換信号の第１の論理レベルに
応答してクロック信号をバッファ処理して第２の電源回
路へ与え、かつ切換信号の第２の論理レベルに応答して
クロック信号を反転して第２の電源回路へ与える論理ゲ
ートがさらに設けられる。

【００６２】また、これに代えて、切換信号に応答し
て、クロック信号およびクロック信号の反転信号の一方
を選択して第２の電源回路へ与える選択回路が設けられ
る。

【００６３】また、これに代えて、第２の内部電圧発生
回路は、クロック信号に応答して内部電源ノードを選択
的に外部電源ノードに結合する第１の電源回路と、クロ
ック信号に応答して内部電源ノードへ電源電圧を供給す
る回路と、内部電源ノードの電圧を一方動作電源電圧と
して受け、クロック信号に応答して転送ゲートへ電圧を
印加する電圧印加回路と、切換信号に応答してクロック
信号およびクロック信号の反転信号の一方を第１の電源
回路へ印加する選択回路を含む。第２の内部電圧発生回
路は、この電圧印加回路を含む。

【００６４】この発明の他の観点に係る半導体装置は、
出力ノードに電荷を転送する転送ゲートの制御ゲートに
第１の振幅の制御信号を印加してこの出力ノードにその
最大絶対値が制御信号の振幅により規定される電圧レベ
ルである内部電圧を発生する内部電圧発生回路と、切換
信号に応答して、この内部電圧発生回路の制御信号の振
幅を第１の振幅と異なる第２の振幅に変更する回路とを
含む。

【００６５】この発明のさらに他の観点に係る半導体装
置は、出力ノードに電荷を転送する転送ゲートの制御ゲ
ートに制御信号を印加して出力ノードに所定の電圧レベ
ルの内部電圧を発生する内部電圧発生回路と、切換信号
に応答してこの内部電圧発生回路の制御信号の振幅を第
１の振幅とこの第１の振幅よりも小さな第２の振幅のい
ずれかに設定する回路とを含む。

【００６６】この発明のさらに他の観点に係る半導体装
置は、基板領域に印加されるバイアス電圧をチャージポ
ンプ動作により発生するシングルブースト型の基板バイ
アス発生回路と、このシングルブースト型基板バイアス
発生回路と同一半導体チップ上に形成され、基板領域に
印加されるバイアス電圧をチャージポンプ動作により発
生するダブルブースト型の基板バイアス発生回路とを含
む。実使用時にはこれらのシングルブースト型基板バイ
アス発生回路およびダブルブースト型基板バイアス発生
回路の一方のみが使用可能とされる。

【００６７】動作形式の異なる内部電圧発生回路をとも
に形成し、これらを択一的に動作可能とすることによ
り、外部電源電圧レベルに応じて最適な内部電圧発生回
路を使用することができ、電源仕様の変更に対しても柔
軟に対応することができる。また、テスト時において
も、これらをテスト電源電圧レベルに応じて適切な内部
電圧発生回路を動作可能とすることにより、内部回路を
正確にテストすることができ、信頼性および歩留まりを
改善することができる。

【００６８】また、電圧レベルにかかわらず、外部電源
電圧を使用して内部電圧を生成することができ、内部電
圧発生のための内部降圧回路を使用する必要がなくな
り、また、消費電流も低減することができる。

【００６９】また、これらの動作形式の異なる内部電圧
発生回路を同一回路内に形成することにより、構成要素
を共用することができ、別々に形成する場合に比べて、
内部電圧発生回路の占有面積を低減することができる。

【００７０】この内部電圧発生回路が、基板バイアス発
生回路の場合でも、同様の効果を得ることができる。

【００７１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う基板バイアス回路の構成を概略
的に示す図である。図１において、基板バイアス回路
は、シングルブースト型基板バイアス回路１と、ダブル
ブースト型基板バイアス回路１０を含む。これらのシン
グルブースト型基板バイアス回路およびダブルブースト
型基板バイアス回路１０が、同一チップ上に形成され、
共通に出力ノード２に結合される。これらの基板バイア
ス回路１および１０を選択的に活性化するために、切換
信号φＳＷを受けるインバータ回路５が設けられる。こ
の切換信号φＳＷにより、基板バイアス回路１および１
０の一方を活性化し、他方を非活性状態におく。

【００７２】シングルブースト型基板バイアス回路１
は、出力ノード２の基板バイアス電圧ＶＢＢの電圧レベ
ルを検出するレベル検出回路１ａと、活性化時所定の周
期で発振動作を行なうアクティブ用リングオシレータ１
ｂと、アクティブ用リングオシレータ１ｂからの発振信
号を受けてチャージポンプ動作を行なって負電圧を生成
するアクティブ用ポンプ回路１ｃと、活性化時発振動作
を行なうスタンバイ用リングオシレータ１ｄと、スタン
バイ用リングオシレータ１ｄからの発振信号に従ってチ
ャージポンプ動作を行なって負電圧を生成するスタンバ
イ用ポンプ回路１ｅと、レベル検出回路１ａからのアク
ティブレベル検出信号φＡＬ１とインバータ回路５ａの
出力信号とを受けてアクティブ用リングオシレータ１ｂ
を選択的に活性化するゲート回路１ｆと、レベル検出回
路１ａからのスタンバイレベル検出信号φＳＬ１とイン
バータ回路５からの出力信号とを受けてスタンバイ用リ
ングオシレータ１ｄを選択的に活性化するゲート回路１
ｇを含む。ゲート回路１ｆおよび１ｇは一例としてＡＮ
Ｄ回路で構成される。

【００７３】ダブルブースト型基板バイアス回路１０
は、レベル検出回路１０ａと、活性化時所定の周期で発
振するアクティブ用リングオシレータ１０ｂと、アクテ
ィブ用リングオシレータ１０ｂからの発振信号に従って
チャージポンプ動作を行なって負電圧を発生するアクテ
ィブ用ポンプ回路１０ｃと、活性化時所定の周期で発振
動作を行なうスタンバイ用リングオシレータ１０ｄと、
スタンバイ用リングオシレータ１０ｄからの発振信号に
従ってチャージポンプ動作を行なって負電圧を生成する
スタンバイ用ポンプ回路１０ｅと、切換信号φＳＷとレ
ベル検出回路１０ａからのアクティブレベル検出信号φ
ＡＬ２とを受けてアクティブ用リングオシレータ１０ｂ
を選択的に活性化するゲート回路１０ｆと、レベル検出
回路１０ａからのスタンバイレベル検出信号φＳＬ２と
切換信号１０ｇとを受けてスタンバイ用リングオシレー
タ１０ｄを選択的に活性化するゲート回路１０ｇを含
む。ゲート回路１０ｆおよび１０ｇは、一例としてＡＮ
Ｄ回路で構成される。

【００７４】ゲート回路１ｆ，１ｇ，１０ｆ，１０ｇの
出力信号がＨレベルのときには、対応のリングオシレー
タ１ｂ，１ｄ，１０ｂ，１０ｄが発振動作を行なう。こ
れらのリングオシレータ１ｂ，１ｄ，１０ｂおよび１０
ｄは、たとえば、偶数段のインバータと、最終段のイン
バータの出力信号と対応のゲート回路の出力信号とを受
けて初段のインバータにその出力信号を与えるＮＡＮＤ
回路とで構成することができる。レベル検出回路１ａお
よび１０ａならびにポンプ回路１ｃ，１ｅ，１０ｃおよ
び１０ｅの構成は、従来の構成と同じである。

【００７５】この図１に示す構成の場合、切換信号φＳ
ＷがＬレベルのときには、インバータ回路５の出力信号
がＨレベルとなり、ゲート回路１ｆおよび１ｇがイネー
ブルされ、レベル検出信号φＡＬ１およびφＳＬ１に従
ってリングオシレータ１ｂおよび１ｄが選択的に活性化
される。一方、ゲート回路１０ｆおよび１０ｇの出力信
号は、これらのレベル検出回路１０ａからのレベル検出
信号φＡＬ２およびφＳＬ２の論理レベルにかかわら
ず、Ｌレベルに固定され、リングオシレータ１０ｂおよ
び１０ｄは発振動作を停止する。したがって、切換信号
φＳＷがＬレベルのときにはシングルブースト型基板バ
イアス回路１によりバイアス電圧ＶＢＢが生成される。

【００７６】逆に、切換信号φＳＷがＨレベルのときに
は、インバータ回路５の出力信号がＬレベルとなり、ゲ
ート回路１ｆおよび１ｇがディスエーブルされ、Ｌレベ
ルの信号を固定的に出力し、オシレータ１ｂおよび１ｄ
が発振動作を停止する。一方ダブルブースト型基板バイ
アス回路１０においては、ゲート回路１０ｆおよび１０
ｇがイネーブルされ、レベル検出信号φＡＬ２およびφ
ＳＬ２に従ってリングオシレータ１０ｂおよび１０ｄが
選択的に活性化される。したがって、この場合にはダブ
ルブースト型基板バイアス回路１０により、バイアス電
圧ＶＢＢが生成される。

【００７７】この切換信号φＳＷは、用いられる電源電
圧（外部電源電圧）Ｖｃｃの電圧レベルに応じて基板バ
イアス回路１および１０の一方を活性化する。たとえ
ば、電源電圧Ｖｃｃの電圧レベルが低いときには、ダブ
ルブースト型基板バイアス回路１０を使用することによ
り、バイアス電圧ＶＢＢの供給能力を確保する。電源電
圧Ｖｃｃが高い場合には、また基板バイアス回路１を使
用することにより、トランジスタのゲート絶縁膜の破壊
を防止し、安定にバイアス電圧ＶＢＢを生成する。これ
により、トランジスタの信頼性を確保することができ、
信頼性および歩留まりを改善することができる。

【００７８】用いられる電源電圧の電圧レベルに応じて
基板バイアス回路１および１０の一方が使用されるだけ
であり、常に外部電源電圧を直接使用してバイアス電圧
ＶＢＢを生成することができる。したがって、基板バイ
アス発生用の内部降圧回路を特に設ける必要がなく、回
路占有面積および消費電流を低減することができ、また
ウェハあたりのチップ収率を改善することができる。

【００７９】また、テスト動作時、切換信号φＳＷの電
圧レベルをテスタにより切換ることにより、このテスト
電源電圧の電圧レベルに応じて基板バイアス回路１およ
び１０の一方を動作させることができ、安定にバイアス
電圧ＶＢＢを生成して内部回路の加速試験を行なうこと
ができ、また信頼性を改善することができる。

【００８０】［変更例］図２は、この発明の実施の形態
１に従う基板バイアス回路の電源構成を概略的に示す図
である。図２において、切換信号φＳＷを受けるインバ
ータ回路１２と、切換信号φＳＷがＬレベルのとき導通
し外部電源ノード１１を電源線１４に結合するＰチャネ
ルＭＯＳトランジスタ１３と、インバータ回路１２の出
力信号がＬレベルのときに導通し、外部電源ノード１１
を電源線１６に接続するＰチャネルＭＯＳトランジスタ
１５が電源制御回路として設けられる。電源線１４はシ
ングルブースト型基板バイアス回路１に対し電源電圧を
供給し、電源線１６は、ダブルブースト型基板バイアス
回路１０に電源電圧を供給する。インバータ回路１２
は、外部電源電圧Ｖｃｃを一方動作電源電圧として受け
て動作する。

【００８１】この図２に示す構成の場合、切換信号φＳ
Ｗに従って、実際に動作する基板バイアス回路に対して
のみ電源電圧が供給される。すなわち、切換信号φＳＷ
がＬレベルであり、シングルブースト型基板バイアス回
路１が動作可能状態に設定される場合には、ＭＯＳトラ
ンジスタ１３がオン状態となり、この電源線１４が外部
電源ノード１１に結合される。一方、この状態において
は、ＭＯＳトランジスタ１５がオフ状態となり、外部電
源ノード１１は電源線１６と切離される。したがって、
ダブルブースト型基板バイアス回路１０には電源電圧は
供給されない。これにより、電源電圧Ｖｃｃの電圧レベ
ルが高いときに、ダブルブースト型基板バイアス回路１
０において不必要に高い電圧が生成されて内部ノードが
高電圧レベルに固定されるのを防止する。実際に動作す
る回路に対してのみ電源電圧を供給することにより、消
費電流を低減する。

【００８２】この切換信号φＳＷにより電源供給経路を
切換える構成を利用することにより、テスト時に、テス
ト電源電圧のレベルに応じて基板バイアス回路１および
１０の一方を択一的に活性化することができ、正確に内
部回路の加速試験を行なうことができる。

【００８３】なお、基板バイアス回路１および１０に対
しマスク配線により、その電源線が選択的に電源パッド
に結合されるように構成されてもよい。

【００８４】以上のように、この発明の実施の形態１に
従えば、シングルブースト型基板バイアス回路およびダ
ブルブースト型基板バイアス回路を設け、これらを択一
的に動作可能状態に設定しており、電源電圧の電圧レベ
ルにかかわらず安定にバイアス電圧を生成することがで
き、信頼性および歩留まりを改善することができる。

【００８５】［実施の形態２］図３はこの発明の実施の
形態２に従う基板バイアス発生回路の構成を概略的に示
す図である。図３において、シングルブースト型基板バ
イアス回路およびダブルブースト型基板バイアス回路に
共通に、レベル検出回路２０とアクティブ用リングオシ
レータ２１とスタンバイ用リングオシレータ２２とが設
けられる。

【００８６】シングルブースト型およびダブルブースト
型両者を実現するために、シングルブースト型のアクテ
ィブ用ポンプ回路１ｃおよびダブルブースト型のアクテ
ィブ用ポンプ回路１０ｃ、シングルブースト型のスタン
バイ用ポンプ回路、およびダブルブースト型のスタンバ
イ用ポンプ回路１０ｅが設けられる。

【００８７】これらのポンプ回路を選択的に活性化する
ために、切換信号φＳＷと切換信号φＳＷを受けるイン
バータ回路１９からの反転切換信号とに従って選択的に
動作するＣＭＯＳトランスミッションゲート２３−２６
が設けられる。ＣＭＯＳトランスミッションゲート２３
および２４は相補的に導通し、導通時アクティブ用リン
グオシレータ２１からの発振信号を対応のポンプ回路１
ｃおよび１０ｃに伝達する。ＣＭＯＳトランスミッショ
ンゲート２５および２６は切換信号φＳＷに応答して相
補的に導通し、導通時スタンバイ用リングオシレータ２
２からの発振信号をポンプ回路１ｅおよび１０ｅへそれ
ぞれ伝達する。ポンプ回路１ｃ，１０ｃ，１ｅおよび１
０ｅは、それぞれ出力ノード２に共通に結合され、出力
ノード２にバイアス電圧ＶＢＢを生成する。

【００８８】切換信号φＳＷがＬレベルのときには、イ
ンバータ回路１９の出力信号がＨレベルとなり、トラン
スミッションゲート２３および２５が導通状態、トラン
スミッションゲート２４および２６が非導通状態とな
り、リングオシレータ２１および２２からの発振信号が
シングルブースト型のポンプ回路１ｃおよび１ｅへ伝達
される。したがって、レベル検出回路２０からのレベル
検出信号φＡＬおよびφＳＬに従ってリングオシレータ
２１および２２が選択的に活性化されて発振動作を行な
う。シングルブースト型のポンプ回路１ｃおよび１ｅ
が、これらの発振信号によりチャージポンプ動作を行な
って電荷供給によりバイアス電圧ＶＢＢが生成される。
したがって、シングルブースト型基板バイアス回路が実
現される。

【００８９】この状態においては、ＣＭＯＳトランスミ
ッションゲート２４および２６は非導通状態であり、ダ
ブルブースト型ポンプ回路１０ｃおよび１０ｅへは、発
振信号は伝達されないため、ポンプ回路１０ｃおよび１
０ｅはポンプ動作を行なわない。このとき、また図２に
示す構成と同様、切換信号φＳＷにより、ダブルブース
ト型ポンプ回路１０ｃおよび１０ｅへの電源電圧の供給
が停止されてもよい。

【００９０】一方、切換信号φＳＷがＨレベルのときに
は、逆にトランスミッションゲート２４および２６が導
通状態となり、トランスミッションゲート２３および２
５が非導通状態となり、ダブルブースト型ポンプ回路１
０ｃおよび１０ｅへ、リングオシレータ２１および２２
からの発振信号が伝達される。したがって、この場合に
は、ダブルブースト型基板バイアス回路が実現される。

【００９１】この図３に示す構成は、実施の形態１の構
成が与える効果に加えてさらに以下の効果を与える。す
なわち、レベル検出回路２０、リングオシレータ２１お
よび２２がシングルブースト型およびダブルブースト型
で共有されている。応じて回路占有面積を低減すること
ができ、ウェハあたりのチップ収率を向上させることが
でき、応じて装置価格を低減することができる。

【００９２】［実施の形態３］図４は、この発明の実施
の形態３に従う基板バイアス発生回路の要部の構成を示
す図である。この図４においては、ダブルブースト型ポ
ンプ回路のダブルブースト部の構成を示す。このダブル
ブースト部３０の構成は、先の図１５のシングルブース
ト型ポンプ回路の一点鎖線で囲まれた領域に相当する。
このダブルブースト部３０のノードＮＥが、電荷転送用
ＰチャネルＭＯＳトランジスタＱ６のゲートに接続され
る。他の構成は、図１５に示す構成と同じである。

【００９３】この図４に示すダブルブースト部３０にお
いては、図１７に示す従来のダブルブースト部の遅延イ
ンバータ回路ＤＩＶ３に代えて、切換信号φＳＷと前段
のＮＡＮＤゲートＮＧ２（図１５参照）からの出力信号
φを受けるＮＡＮＤ回路３１が配置される。遅延回路Ｄ
Ｌ５は、縦続接続されるインバータに代えて、切換信号
φＳＷとＮＡＮＤゲートＮＧ２からの出力信号（以下ク
ロック信号と称す）φを受けるＮＡＮＤ回路３２と、Ｎ
ＡＮＤ回路３２の出力信号を受けるインバータ回路３３
で構成される。

【００９４】他の構成は、図１７に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【００９５】この図４に示すダブルブースト部３０の構
成において、切換信号φＳＷがＬレベルのときには、Ｎ
ＡＮＤ回路３１の出力信号はＨレベルに固定され、また
遅延回路ＤＬ５の出力信号がＬレベルに固定される。し
たがってノードＮＧが、電源電圧Ｖｃｃレベルに固定さ
れ、応じてノードＮＪも、外部電源ノードの電源電圧Ｖ
ｃｃレベルに保持され、ＭＯＳトランジスタＮＱ４は、
オン状態を維持し、ノードＮＫは、ほぼ外部電源電圧
（以下、単に電源電圧と称す）Ｖｃｃレベルとなる。こ
の場合、ノードＮＨがＨレベルに固定されているもの
の、ノードＮＫは、ＭＯＳトランジスタＮＱ４により電
荷を供給されてほぼ電源電圧Ｖｃｃレベルを維持する。

【００９６】インバータ回路ＤＩＶ４がクロック信号φ
に従って動作した場合、ＰチャネルＭＯＳトランジスタ
ＰＱがオン状態となると、ＭＯＳトランジスタＮＱはオ
フ状態となり、ノードＮＫの電圧がノードＮＬに伝達さ
れ、ノードＮＬは、ほぼ電源電圧Ｖｃｃレベルとなる。
一方、ＭＯＳトランジスタＮＱ６がインバータ回路ＤＩ
Ｖ４の出力信号に従ってオン状態となった場合には、Ｍ
ＯＳトランジスタＰＱはオフ状態となり、ノードＮＬは
接地電圧レベルとなる。したがってノードＮＬは、接地
電圧と電源電圧Ｖｃｃの間で変化するため、電荷転送用
のＭＯＳトランジスタＱ６のゲート電圧は、接地電圧と
負電圧の−Ｖｃｃとの間で変化し（これは他の回路の構
成による）、このダブルブースト部３０は、シングルブ
ースト型回路として動作する。

【００９７】一方、切換信号φＳＷがＨレベルのときに
は、ＮＡＮＤ回路３１が、遅延インバータ回路として動
作し、またＮＡＮＤ回路３２も、遅延インバータ回路と
して動作するため、このダブルブースト部３０は、図１
７に示すダブルブースト部と同様の動作を行なう。

【００９８】この構成の場合、単にダブルブースト型の
基板バイアス回路を配置し、切換信号φＳＷに従って選
択的にダブルブースト部をシングルブースト部として動
作させており、１つのダブルブースト型基板バイアス回
路を基本構成として用いるだけであり、回路占有面積を
低減することができる。したがって、実施の形態１の効
果に比べて、さらに回路占有面積を低減することがで
き、チップ面積を低減することができる。

【００９９】［実施の形態４］図５は、この発明の実施
の形態４に従う基板バイアス回路の要部の構成を示す図
である。この図５においても、ダブルブースト部の構成
を示す。基板バイアス回路として、ダブルブースト型基
板バイアス回路を設け、このダブルブースト部を、シン
グルブースト型またはダブルブースト型の回路に切換信
号φＳＷに従って選択的に設定する。

【０１００】図５において、ダブルブースト部３０は、
図１７に示すダブルブースト部の構成に加えて、さら
に、ノードＮＮと外部からの電源電圧を受ける電源ノー
ドの間に接続されかつそのゲートが電源ノードに接続さ
れるＮチャネルＭＯＳトランジスタＮＱ７と、電源ノー
ドとノードＮＮの間に直列に接続されるＮチャネルＭＯ
ＳトランジスタＮＱ８およびＮＱ９と、ノードＮＮ上の
電位に応答して電源ノードをノードＮＫに選択的に結合
するＮチャネルＭＯＳトランジスタＮＱ１０と、クロッ
ク信号（前段のＮＡＮＤゲートＮＧ２の出力信号）φと
切換信号φＳＷとを受けるＥＸＮＯＲ回路４０と、ＥＸ
ＮＯＲ回路４０の出力信号に従ってノードＮＮに電荷の
供給を行なうキャパシタＣ７を含む。ＥＸＮＯＲ回路４
０は、一致検出回路として動作し、クロック信号φと切
換信号φＳＷの論理レベルが等しいときに、Ｈレベル
（電源電圧Ｖｃｃレベル）を出力する。

【０１０１】この図５に示すダブルブースト部３０の構
成において、切換信号φＳＷがＬレベルに設定された場
合、クロック信号φがＬレベルのときには、ＥＸＮＯＲ
回路４０からは、Ｈレベルの信号が出力され、クロック
信号φがＨレベルのときには、ＥＸＮＯＲ回路４０から
Ｌレベルの信号が出力される。したがってノードＮＭに
は、クロック信号φと位相が１８０°ずれた信号が伝達
される。すなわち、ＥＸＮＯＲ回路４０は、切換信号φ
ＳＷがＨレベルのときにはインバータ回路として動作
し、ノードＮＧおよびＮＭが同相で変化する。したがっ
て、ＭＯＳトランジスタＮＱ４およびＮＱ１０が同相で
導通／非導通状態となり、ノードＮＫには、最大２・Ｖ
ｃｃの電圧が供給され、このダブルブースト部３０は、
ノードＮＥに、振幅２・Ｖｃｃの信号を出力する。

【０１０２】一方、切換信号φＳＷがＨレベルに設定さ
れたとき、このＥＸＮＯＲ回路４０は、バッファ回路と
して動作する。したがって、ＥＸＮＯＲ回路４０の出力
ノードＮＭの信号は、インバータ回路ＤＩＶ３の出力ノ
ードＮＧと逆相で変化する。すなわち、ノードＮＪがハ
イレベル（Ｖｃｃ＋２・Ｖｔｈｎ）のとき、ノードＮＮ
は、ローレベル（Ｖｃｃ−Ｖｔｈｎ）となり、逆に、ノ
ードＮＪがローレベルのときには、ノードＮＮがハイレ
ベルとなる。したがって、ＭＯＳトランジスタＮＱ４が
オフ状態のときにはＭＯＳトランジスタＮＱ１０がオン
状態となり、逆に、ＭＯＳトランジスタＮＱ４がオン状
態のときにはＭＯＳトランジスタＮＱ１０がオフ状態と
なる。

【０１０３】すなわち、電源ノードにノードＮＫが常時
接続されることになり、キャパシタＣ５がチャージポン
プ動作を行なっても、ノードＮＫは常時、外部電源ノー
ドに結合されているため、注入された電荷はすべて外部
電源ノードへ放出され、ノードＮＫの電圧レベルは、電
源電圧Ｖｃｃレベルに維持される（ＭＯＳトランジスタ
ＮＱ４およびＮＱ１０のゲートのハイレベル電圧は、Ｖ
ｃｃ+２・Ｖｔｈｎであり、これらのＭＯＳトランジス
タのしきい値電圧の影響を受けることなく電源電圧Ｖｃ
ｃがノードＮＫに伝達される。したがって、このダブル
ブースト部３０のノードＮＥの信号の振幅はＶｃｃとな
り、このダブルブースト部３０は、シングルブースト型
回路として動作する。ここで、ノードＮＥには、図１５
に示すようにＭＯＳトランジスタＱ５が接続されてお
り、ノードＮＥは接地電圧と負電圧‐Ｖｃｃの間で変化
する。

【０１０４】このダブルブースト型基板バイアス回路に
おいてダブルブースト部をシングルブースト型回路とし
て動作させており、回路構成を変更することなく、電源
電圧Ｖｃｃの電圧レベルに応じて、シングルブースト型
およびダブルブースト型のいずれかに動作させることが
できる。これにより、シングルブースト型およびダブル
ブースト型の基板バイアス回路を別々に設ける構成に比
べて、回路占有面積を低減することができ、応じてチッ
プ面積を低減することができる。また、実施の形態１か
ら３と同様の効果をも実現することができる。

【０１０５】［変更例］図６は、この発明の実施の形態
４の変更例を示す図である。図６において、図５に示す
ＥＸＮＯＲ回路４０に代えて、ＮＡＮＤ回路４２が配置
される。他の構成は図５に示す構成と同じであり、対応
する部分には同一参照番号を付し、それらの詳細説明は
省略する。

【０１０６】この図６に示す構成の場合、切換信号φＳ
ＷがＬレベルのときには、ＮＡＮＤ回路４２の出力ノー
ドＮＭの電圧レベルは、Ｈレベル（電源電圧Ｖｃｃレベ
ル）に固定される。したがってノードＮＮも同様ほぼ電
源電圧Ｖｃｃレベルに保持される。応じて、ＭＯＳトラ
ンジスタＮＱ１０が常時オン状態となり、外部電源ノー
ドをノードＮＫに接続する。ノードＮＮの電圧レベルが
Ｖｃｃ＋Ｖｔｈｎ以上あれば、ＭＯＳトランジスタＮＱ
１０は、電源電圧ＶｃｃをノードＮＫに伝達する。ここ
で、Ｖｔｈｎは、ＭＯＳトランジスタＮＱ１０のしきい
値電圧を示す。したがって、キャパシタＣ５がチャージ
ポンプ動作を行なっても、ノードＮＫは、この電源電圧
Ｖｃｃレベルを維持し、このダブルブースト部３０は、
シングルブースト型回路として動作する。

【０１０７】一方、切換信号φＳＷがＨレベル（電源電
圧Ｖｃｃレベル）のときには、ＮＡＮＤ回路４２が遅延
インバータ回路として動作し、ノードＮＭがノードＮＧ
と同相で変化し、ＭＯＳトランジスタＮＱ１０が、オン
状態／オフ状態を電源トランジスタＮＱ４と同相で繰返
し実行する。したがって、ノードＮＫの電圧レベルは、
キャパシタＣ５のチャージポンプ動作により２・Ｖｃｃ
レベルまで上昇し、このダブルブースト部３０が、振幅
２・Ｖｃｃの信号を生成する。応じて、図１５に示すＭ
ＯＳトランジスタＱ５の放電動作により、ノードＮＥの
電圧は、接地電圧と負電圧‐２・Ｖｃｃの間で変化す
る。したがって、ダブルブースト型基板バイアス回路が
実現される。

【０１０８】［変更例２］図７は、この発明の実施の形
態４の変更例２の構成を示す図である。図７において
は、このダブルブースト部３０において、図５に示すＥ
ＸＮＯＲ回路に代えて、クロック信号φとクロック信号
φを受けるインバータ回路４５の出力信号とを受けるセ
レクタ４４が設けられる。他の構成は図５に示す構成と
同じである。セレクタ４４は、切換信号φＳＷがＬレベ
ルであり、シングルブースト型を指示する場合には、ク
ロック信号φを選択する。この場合には、ノードＮＧお
よびＮＭが逆相で変化するため、ＭＯＳトランジスタＮ
Ｑ４およびＮＱ１０が相補的にオン状態となり、ノード
ＮＫは常時電源ノードに接続される。したがって、振幅
Ｖｃｃの信号がノードＮＥに生成される。

【０１０９】一方、切換信号φＳＷがＨレベルであり、
ダブルブースト型を示す場合には、セレクタ４４は、イ
ンバータ回路４５の出力信号を選択する。この場合に
は、ノードＮＧおよびＮＭが同相で変化し、応じてＭＯ
ＳトランジスタＮＱ４およびＮＱ１０も同相でオン／オ
フ状態となる。したがって、ノードＮＫにはキャパシタ
Ｃ５のチャージポンプ動作により、最大２・Ｖｃｃの電
圧が生成される。応じてノードＮＥから振幅２・Ｖｃｃ
の信号が出力され、このダブルブースト部３０は、ダブ
ルブースト型回路として動作する。

【０１１０】以上のように、この発明の実施の形態４に
従えば、切換信号に従って、ダブルブースト部の発生す
る信号の振幅を変更しており、回路占有面積を低減でき
応じてチップ面積を低減でき、チップ収率を改善するこ
とができる。また、実施の形態１から３と同様の効果を
得ることができる。

【０１１１】［実施の形態５］図８は、この発明の実施
の形態５に従う基板バイアス回路の要部の構成を示す図
である。図８においても、ダブルブースト型基板バイア
ス回路のダブルブースト部３０の構成を示す。図８にお
いて、ダブルブースト部３０は、インバータ回路ＤＩＶ
３の出力信号とクロック信号φの一方を、切換信号φＳ
Ｗに従って選択してキャパシタＣ４へ与えるセレクタ５
０を含む。他の構成は、図１７に示す構成と同じであ
り、対応する部分には同一参照番号を付し、詳細説明は
省略する。

【０１１２】セレクタ５０は、切換信号φＳＷがＨレベ
ルであり、ダブルブースト動作を指示する場合には、入
力Ａに与えられる遅延インバータ回路ＤＩＶ３の出力信
号を選択する。この場合、キャパシタＣ４へ遅延インバ
ータ回路ＤＩＶ３の出力信号が与えられるため、図１７
に示す構成と同様のダブルブースト動作が行なわれる。

【０１１３】一方、切換信号φＳＷがＬレベルに設定さ
れ、シングルブーストモードが指定された場合には、セ
レクタ５０は、入力Ｂに与えられたクロック信号φを選
択する。以下、このシングルブーストモード時の動作
を、図９に示す信号波形図を参照して説明する。

【０１１４】クロック信号φがＬレベルからＨレベルに
立上がると、応じてノードＮＧの電圧レベルがＨレベル
に立上がる。この場合、ノードＮＧは、セレクタ５０の
入力Ｂ前段に設けられるバッファ回路（図示せず）の遅
延時間により、図９において双方向矢印で示す時間内で
適当なタイミングで、その電圧レベルが変化する。

【０１１５】このノードＮＧの電圧レベルが電源電圧Ｖ
ｃｃレベルに立上がると、キャパシタＣ４によりノード
ＮＪの電圧レベルが上昇する。この電圧レベル上昇時に
おいては、ＭＯＳトランジスタＮＱ３およびＮＱ２によ
るクランプ動作により、ノードＮＪは、Ｖｃｃ＋２・Ｖ
ｔｈｎの電圧レベルに保持される。このノードＮＪの電
圧レベルが上昇すると、ＭＯＳトランジスタＮＱ４がオ
ン状態となり、ノードＮＫが外部電源ノードに接続され
る。

【０１１６】この状態で、次いで遅延回路ＤＬ５の出力
信号がＨレベルに立上がり、ノードＮＫへキャパシタＣ
５を介して電荷が供給されても、このノードＮＫは外部
電源ノードに結合されているため、ノードＮＫの電圧レ
ベルは、電源電圧Ｖｃｃレベルにまで上昇するだけであ
る。

【０１１７】次いで、インバータ回路ＤＩＶ４の出力信
号がＬレベルに立上がり、ＭＯＳトランジスタＰＱがオ
ン状態となり、ノードＮＫ上の電源電圧Ｖｃｃレベルの
電圧がノードＮＬへ伝達され、応じてノードＮＬの電圧
レベルが接地電圧レベルから電源電圧Ｖｃｃレベルに上
昇する。このノードＮＬの電圧上昇に応じて、ノードＮ
Ｅの電圧レベルがＶｃｃだけ上昇し、接地電圧レベルと
なる。

【０１１８】クロック信号φがＬレベルに立下がると、
ノードＮＧの電圧レベルも応じて立下がり、ノードＮＪ
の電圧レベルが低下する。この場合、ＭＯＳトランジス
タＮＱ１により、そのノードＮＪの電圧レベルがＶｃｃ
−Ｖｔｈｎの電圧レベルにクランプされる。これによ
り、ＭＯＳトランジスタＮＱ４がオフ状態となる。次い
でまたは同時に遅延回路ＤＬ５の出力信号がＬレベルに
立下がり、キャパシタＣ５により、ノードＮＫの電圧レ
ベルが低下する。このノードＮＫの電圧レベルが低下し
た場合、ノードＮＪの電圧レベルが、Ｖｃｃ−Ｖｔｈｎ
レベルであり、ＭＯＳトランジスタＮＱ４がオン状態と
なり、ノードＮＫへ電荷を供給する。したがってこの場
合、ノードＮＫは、Ｖｃｃ−２・Ｖｔｈｎの電圧レベル
まで低下するだけである。このノードＮＫの電圧レベル
の低下時において、ノードＮＩの電圧レベルがＨレベル
に立上がっており、ＭＯＳトランジスタＰＱがオフ状態
となり、かつＭＯＳトランジスタＮＱ６がオン状態とな
り、ノードＮＬが接地電圧レベルに低下する。応じて、
ノードＮＥの電圧レベルがＶｃｃだけ低下し、負電圧‐
Ｖｃｃの電圧レベルとなる。したがって、ノードＮＥへ
は、接地電圧と負電圧‐Ｖｃｃの間で変化する振幅Ｖｃ
ｃの信号が与えられるだけである。

【０１１９】なお、ノードＮＧの電圧変化タイミングに
ついては、ノードＮＨの電圧レベルが上昇するときに、
ＭＯＳトランジスタＮＱ４がオン状態となり、ノードＮ
Ｈの電圧レベルが低下するときに、ＭＯＳトランジスタ
ＮＱ４がオフ状態となっていればよい。

【０１２０】したがって、この図８に示す構成において
も、ダブルブースト部を、ダブルブースト動作モードお
よびシングルブースト動作モードいずれでも動作させる
ことができ、１つの基板バイアス回路を、ダブルブース
ト型基板バイアス回路およびシングルブースト型基板バ
イアス回路として動作させることができる。したがっ
て、実施の形態１から４と同様の効果を実現することが
できる。

【０１２１】［実施の形態６］図１０は、基板バイアス
電圧ＶＢＢを使用する回路の構成の一例を示す図であ
る。図１０において、この半導体装置は、ダイナミック
型半導体記憶装置であり、メモリセルＭＣが、情報を記
憶するキャパシタＭｓと、ワードＷＬ上の信号に応答し
てメモリセルキャパシタＭｓをビット線ＢＬ（または／
ＢＬ）に接続するＮチャネルＭＯＳトランジスタＭＴを
含む。このＭＯＳトランジスタＭＴのバックゲート（基
板領域）にバイアス電圧ＶＢＢが印加される。これによ
り、メモリセルトランジスタのしきい値電圧の安定化お
よび接合容量の低減を図り、安定に動作するメモリセル
を実現することを図る。この基板バイアス電圧ＶＢＢを
発生する回路として、先の実施の形態１から５において
説明した基板バイアス回路が用いられ、占有面積の小さ
な半導体記憶装置を実現することができる。

【０１２２】［変更例］図１１は、この発明の実施の形
態６の変更例における半導体装置の要部の構成を概略的
に示す図である。図１１において、半導体装置は、外部
からの電源電圧Ｖｃｃを動作電源電圧として受け、チャ
ージポンプ動作により負電圧ＶＢＢを発生する負電圧発
生回路６０と、この負電圧発生回路からの負電圧ＶＢＢ
を消費する負電圧消費回路６１を含む。この負電圧消費
回路６１の例としては、たとえば半導体記憶装置におい
て、非選択ワード線が負電圧レベルに駆動され、メモリ
セルトランジスタのリーク電流を低減する構成の場合
に、この負電圧消費回路６１が、ワード線駆動回路を含
む。

【０１２３】この負電圧発生回路６０は、切換信号φＳ
Ｗに従ってその内部の動作モードがシングルブーストモ
ードおよびダブルブーストモードの間で切換えられる。
電源電圧Ｖｃｃに応じて効率的に負電圧ＶＢＢを生成
し、負電圧消費回路６１を安定に動作させることができ
る。

【０１２４】図１２（Ａ）−（Ｄ）は、切換信号φＳＷ
を発生する回路の構成を示す図である。図１２（Ａ）に
おいては、ボンディングパッド７３を電源ピン７１また
は接地ピン７２にボンディングワイヤを介して選択的に
接続することにより、切換信号φＳＷをＨレベルまたは
Ｌレベルに設定する。

【０１２５】図１２（Ｂ）に示す構成においては、パッ
ド７３と接地ノードの間に高抵抗の抵抗素子７４を接続
する。このパッドの信号を受けるインバータ回路７５が
設けられる。インバータ回路７５から切換信号φＳＷが
接続される。この図１２（Ｂ）に示す構成においては、
パッド７３が電源ピン７１に接続された場合には、切換
信号φＳＷはＬレベルとなり、シングルブーストモード
を指定する。一方このパッドを開放状態とした場合、パ
ッド７３の電圧レベルは、高抵抗の抵抗素子７４により
接地電圧レベルとなり、応じて切換信号φＳＷがＨレベ
ルとなり、ダブルブーストモードを指定する。

【０１２６】図１２（Ｃ）に示す構成においては、電源
ノードと接地ノードの間にヒューズ素子７６と高抵抗の
抵抗素子７７が直列に接続される。このヒューズ素子７
６と抵抗素子７７の接続ノード７９の信号をインバータ
回路７８により受けて切換信号φＳＷを生成する。ヒュ
ーズ素子７６はたとえばレーザ線などのエネルギ線によ
り溶断可能である。ヒューズ素子７６が溶断された場
合、ノード７９は接地電圧レベルとなり、切換信号φＳ
ＷはＨレベルとなり、ダブルブーストモードを指定す
る。一方ヒューズ素子７６が非溶断状態の場合には、ノ
ード７９は電源電圧Ｖｃｃレベルとなり、切換信号φＳ
ＷはＬレベルとなり、シングルブーストモードを指定す
る。

【０１２７】これらの図１２（Ａ）−（Ｃ）に示す構成
においては、パッケージ実装後は、その切換信号φＳＷ
の電圧レベルは固定される。したがって、パッケージ実
装後のバーンインテストなどを行なう場合、切換信号φ
ＳＷの論理レベルを強制的にシングルブーストモードに
設定したい場合には、他の回路構成により、バーンイン
モード指示信号に従って切換信号φＳＷを強制的にＬレ
ベルに設定する。これにより、パッケージ実装後のバー
ンインテストなどの加速試験時において電源電圧を高く
して、負電圧ＶＢＢを発生して内部回路動作させること
ができる。負電圧発生回路自体のバーンイン時において
は、ダブルブーストモードが使用されている場合にはダ
ブルブースト型基板バイアス回路として動作させるか、
またシングルブーストモードの基板バイアス回路として
動作させる。これは、電源電圧の加速電圧レベルに応じ
て決定される。

【０１２８】図１２（Ｄ）に示す構成においては、外部
からのコマンドＣＭＤを受けるモード設定回路８０によ
り、レジスタ８１にシングルブーストモードまたはダブ
ルブーストモードを指定するデータが格納される。この
レジスタ８１に格納された信号に従って切換信号φＳＷ
が設定される。このレジスタ８１には、デフォルト値と
して、たとえばシングルブーストモードが示すデータが
格納される。電源電圧が低い場合に、モード設定コマン
ドＣＭＤを与え、所定のピン端子からの信号をレジスタ
８１に設定し、この切換信号φＳＷをＨレベルに設定す
る。これにより、パッケージ実装後においても容易に切
換信号φＳＷの論理レベルを、外部からの信号に応じて
切換えることができる。

【０１２９】この実施の形態６において、各切換信号φ
ＳＷを簡易な回路構成で容易に生成し、基板バイアス回
路を、シングルブーストモードおよびダブルブーストモ
ードで動作させることができる。なお、この切換信号φ
ＳＷはマスク配線によりその電圧レベルが設定されても
よい。

【０１３０】［実施の形態７］図１３はこの発明の実施
の形態７に従う半導体装置の構成を概略的に示す図であ
る。この図１３においては、電源電圧Ｖｃｃよりも高い
高電圧Ｖｐｐを発生する高電圧発生回路の構成を示す。
図１３において、高電圧発生回路は、クロック信号ＣＬ
Ｋに従ってチャージポンプ動作を行なうキャパシタ９０
と、クロック信号ＣＬＫと切換信号φＳＷに従って外部
電源電圧Ｖｃｃから制御電圧を生成する制御電圧発生回
路９１と、この制御電圧発生回路９１からの制御電圧を
ゲートに受け、キャパシタ９０からの電荷を出力ノード
に伝達して高電圧Ｖｐｐを生成する電荷転送用のＭＯＳ
トランジスタ９２を含む。この電荷転送用のＭＯＳトラ
ンジスタ９２は、ＮチャネルＭＯＳトランジスタで構成
される場合を一例として示すが、この電荷転送用ＭＯＳ
トランジスタ９２は、ＰチャネルＭＯＳトランジスタで
構成されてもよい。

【０１３１】制御電圧発生回路９１は、切換信号φＳＷ
の論理レベルに応じて、ＭＯＳトランジスタ９２へ与え
られる制御電圧の振幅を変化させる。すなわち、切換信
号φＳＷがシングルブーストモードを示すときには、こ
のＭＯＳトランジスタ９２のゲートへ、振幅Ｖｃｃの制
御電圧を与え、一方、切換信号φＳＷがダブルブースト
モードを指定するときには、ＭＯＳトランジスタ９２の
ゲートは、振幅２・Ｖｃｃの電圧を印加する。

【０１３２】高電圧Ｖｐｐは、たとえば、半導体記憶装
置において、選択ワード線を選択状態へ駆動するために
用いられる。また、半導体記憶装置（ＤＲＡＭ）におい
ていわゆる「シェアードセンスアンプ」の場合、この選
択メモリブロックのビット線とセンスアンプとを接続
し、かつこの対をなすメモリブロックのビット線とセン
スアンプとを分離するためのビット線分離信号を生成す
るために用いられる。

【０１３３】したがって、このような高電圧Ｖｐｐを発
生する回路においても、電源電圧Ｖｃｃの電圧レベルに
応じて制御電圧の振幅を変更することにより、電源電圧
の電圧レベルに応じて効率的に電荷供給を行なう高電圧
発生回路を実現することができ、また高電圧発生回路の
信頼性も保証することができる。

【０１３４】この制御電圧発生回路２１の構成として
は、先の実施の形態３から５のいずれが用いられてもよ
い。また、これに代えて、シングルブーストモードの高
電圧発生回路およびダブルブーストモードの高電圧発生
回路を別々に設け、これらを切換信号φＳＷに従って選
択的に活性化する構成が用いられてもよい。

【０１３５】この発明の実施の形態７に従えば、高電圧
発生回路においても、その切換信号により制御電圧の振
幅を切換えるように構成しており、半導体装置全体のテ
スト時において必要な電源電圧レベルを加速することが
でき、装置全体の信頼性を保証することができ、歩留り
が改善することができる。

【０１３６】また、電源電圧の使用が変更されても、同
一チップで対応することができ、設計効率を改善するこ
とができる。

【０１３７】[実施の形態８]上述の図４から図８に示す
構成においては、電荷転送用のＭＯＳトランジスタＱ６
のゲート電圧の振幅をＶｃｃと２・Ｖｃｃとの間で切り
換えている。しかしながら、図１５に示す遅延回路ＤＬ
３とチャージポンプ用のキャパシタＣ１の構成を図４か
ら図８に示す構成でおきかえることも出来る。すなわ
ち、図１５の構成において、ノードＮＡが図４から図８
のノードＮＬに対応させ、かつチャージポンプ用のキャ
パシタＣ１を図４から図８に示すキャパシタＣ６に対応
させる事により、図１５のノードＮＡの振幅をＶｃｃと
２・Ｖｃｃとの間で切り換える事ができ、電荷転送用の
ＭＯＳトランジスタＱ６が一回の転送動作で転送するこ
とのできる電荷量を変更することができ、電荷駆動能力
の異なるチャージポンプ回路を一つの回路構成で実現す
ることができる。

【０１３８】またこの場合、チャージポンプ用のキャパ
シタの伝達電圧の振幅の切換の構成と電荷転送用のＭＯ
ＳトランジスタＱ６のゲート電圧の振幅の切換の構成と
を組み合わせることにより、一つの回路構成で、異なる
電源電圧に対応することができかつ電荷供給能力を同一
電源電圧条件下で切り換える事ができる。

【０１３９】

【発明の効果】以上のように、この発明に従えば、電源
電圧の電圧レベルに応じて内部電圧発生回路の動作態様
または回路構成を切換信号に応じて切換えており、内部
電圧発生回路を電源電圧の電圧レベルに応じた最適な構
成で動作させることができ、設計効率に優れかつ信頼性
の高い半導体装置を実現することができる。

【０１４０】すなわち、第１および第２の内部電圧を発
生する内部電圧発生回路を設けこれらを択一的に動作可
能とすることにより、電源電圧レベルにおいて内部電圧
発生回路の変更をする必要がなく、設計効率に優れた半
導体装置を実現することができる。

【０１４１】また、電源電圧レベルに応じた内部電圧発
生回路を動作させており、素子の信頼性を保証すること
ができ、信頼性の高い半導体装置を実現することができ
る。

【０１４２】また、この内部電圧発生回路を電気信号に
より択一的に活性化しており、容易に一方の内部電圧発
生回路のみを活性化することができる。

【０１４３】第１および第２の内部電圧発生回路の発振
回路を選択的に活性化して、対応のチャージポンプ回路
に与えることにより、容易に電源電圧レベルに応じた内
部電圧発生回路を動作させることが出来る。

【０１４４】また、内部電圧発生のための発振回路を第
１および第２の内部電圧発生回路で共有することによ
り、これらの内部電圧発生回路の占有面積を低減するこ
とができ、チップ面積を低減でき、応じて装置価格を低
減することができる。

【０１４５】また、これらの内部電圧発生回路を共有化
し、切換信号に従って第２の内部電圧発生回路を第１の
内部電圧発生回路として動作させることにより、回路占
有面積をより低減することができ、チップ歩留りを改善
することができる。

【０１４６】また、内部電圧発生回路において、電荷転
送用の転送ゲートのゲートに印加される電圧の振幅を切
換信号において切換える構成とすることにより、全体構
成を変更することなく容易に回路構成を変更して内部電
圧を生成することができ、チップ占有面積の低減された
半導体装置を実現することができる。

【０１４７】また、この電圧制御回路を切換信号に従っ
て制御電圧振幅を変更する構成とすることにより、容易
に内部電圧発生回路の構成を変更することができる。

【０１４８】また、このクロック信号に従って変化する
電圧を生成することにより、正確に、必要とされる電圧
レベルの信号を転送ゲートへ印加することができ、振幅
の大きな制御信号を生成することができる。

【０１４９】また、２つの電源回路を設け、これらの動
作タイミングを切換信号に応じて変更することにより、
転送ゲートのゲート電圧を、変更することができ、容易
に、内部電圧発生回路の動作態様を変更することができ
る。

【０１５０】また、単に、切換信号に従ってクロック信
号の反転／非反転信号を第２の電源回路へ与え、第１の
電源回路をクロック信号に同期して動作させることによ
り、容易に相補的または同相で動作する電源回路を実現
することができる。

【０１５１】また、電荷転送ゲートを駆動する回路の電
源ノードを、充放電する動作タイミングを切換信号に応
じて変更することにより、より少ない回路構成数で、こ
の制御電圧の振幅を変更することができる。

【０１５２】また、同一構成の回路においては切換信号
に従って制御電圧の振幅を第１の振幅からそれより小さ
い第２の振幅に変更することにより、共通の回路構成を
利用して、異なる動作態様で動作する半導体装置を実現
することができ、回路構成を共有することにより、回路
占有面積を低減することができる。

【０１５３】また、１つの回路において、切換信号に従
って制御信号の振幅をいずれかに設定することにより、
共通の回路構成を利用して、異なる動作モードで動作す
る内部電圧発生回路を容易に実現することができ、回路
占有面積を低減でき、またチップ面積を低減することが
できる。

【０１５４】また、基板バイアス印加回路を、同一チッ
プ上に形成し、これらを択一的に動作可能とすることに
より、電源電圧レベルに応じて最適な回路を用いて基板
バイアスを発生することができ、設計効率および信頼性
の優れた半導体装置を実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う基板バイアス
回路の構成を概略的に示す図である。

【図２】 実施の形態１の基板バイアス発生回路の変更
例を概略的に示す図である。

【図３】 この発明の実施の形態２に従う基板バイアス
回路の構成を概略的に示す図である。

【図４】 この発明の実施の形態３に従う基板バイアス
回路の要部の構成を示す図である。

【図５】 この発明の実施の形態４に従う基板バイアス
回路の要部の構成を示す図である。

【図６】 この発明の実施の形態４の変更例の構成を示
す図である。

【図７】 この発明の実施の形態４の変更例２の構成を
示す図である。

【図８】 この発明の実施の形態５に従う基板バイアス
回路の要部の構成を示す図である。

【図９】 図８に示す回路の動作を示す信号波形図であ
る。

【図１０】 基板バイアス電圧を受ける部分の構成の一
例を示す図である。

【図１１】 この発明の実施の形態６の変更例に従う半
導体装置の構成を概略的に示す図である。

【図１２】 （Ａ）−（Ｄ）は、切換信号を発生する部
分の構成を概略的に示す図である。

【図１３】 この発明の実施の形態７に従う内部電圧発
生回路の構成を概略的に示す図である。

【図１４】 従来の基板バイアス回路の構成を概略的に
示す図である。

【図１５】 従来のシングルブースト型基板バイアス回
路の構成を示す図である。

【図１６】 図１５に示す回路の動作を示す信号波形図
である。

【図１７】 従来のダブルブースト型基板バイアス回路
のダブルブースト部の構成を示す図である。

【図１８】 図１７に示す回路の動作を示す信号波形図
である。

【符号の説明】

１ シングルブースト型基板バイアス回路、１ａ レベ
ル検出回路、１ｂ アクティブ用リングオシレータ、１
ｃ アクティブ用ポンプ回路、１ｄ スタンバイ用リン
グオシレータ、１ｅ スタンバイ用ポンプ回路、５ イ
ンバータ回路、１０ ダブルブースト型基板バイアス回
路、１０ａ レベル検出回路、１０ｂアクティブ用リン
グオシレータ、１０ｃ アクティブ用ポンプ回路、１０
ｄ スタンバイ用リングオシレータ、１０ｅ スタンバ
イ用ポンプ回路、１ｆ，１ｇ，１０ｆ，１０ｇ ゲート
回路、１９ インバータ回路、２０ レベル検出回路、
２１ アクティブ用リングオシレータ、２２ スタンバ
イ用リングオシレータ、２３−２６ ＣＭＯＳトランス
ミッションゲート、３０ ダブルブースト部、３１，３
１ ＮＡＮＤゲート、ＮＱ１−ＮＱ６ ＮチャネルＭＯ
Ｓトランジスタ、ＰＱ ＰチャネルＭＯＳトランジス
タ、Ｃ４−Ｃ６ キャパシタ、４０ ＥＸＮＯＲ回路、
ＮＱ８−ＮＱ１０ ＮチャネルＭＯＳトランジスタ、Ｃ
７ キャパシタ、４２ ＮＡＮＤゲート、４４，５０
セレクタ、６０ 負電圧発生回路、９０ キャパシタ、
９１ 制御電圧発生回路、９２ 転送ゲート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山崎 彰 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 帶刀 恭彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 秋山 実邦子 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA27 CA07 CA15 5F038 BB04 BG02 BG05 BG09 CD06 DF05 DF08 DF11 DF17 EZ20

Claims (15)

【特許請求の範囲】
1. 【請求項１】 所定の電圧レベルの内部電圧を発生する
   ための第１の動作形式の第１の内部電圧発生回路、およ
   び前記第１の動作形式と異なる第２の動作形式を有し、
   前記所定の電圧レベルの内部電圧を発生するための第２
   の内部電圧発生回路を備え、前記第１の内部電圧発生回
   路と前記第２の内部電圧発生回路は択一的に動作可能と
   される、半導体装置。
2. 【請求項２】 前記第１の内部電圧発生回路と前記第２
   の内部電圧発生回路は別々に設けられ、 前記第１の内部電圧発生回路と前記第２の内部電圧発生
   回路の一方を固定的に活性化する信号を発生する手段を
   さらに備える、請求項１記載の半導体装置。
3. 【請求項３】 前記第１の内部電圧発生回路は、活性化
   時所定の周期で発振して発振信号を生成する第一の発振
   回路と、前記第一の発振回路からの発振信号に従ってチ
   ャージポンプ動作を行なって前記内部電圧を生成するた
   めのチャージポンプ回路とを備え、 前記第２の内部電圧発生回路は、前記第１の発振回路と
   択一的に活性化され、活性化時所定の周期で発振して発
   振信号を生成する第２の発振回路と、前記第２の発振回
   路からの発振信号に従ってチャージポンプ動作を行なっ
   て前記内部電圧を生成する第２のチャージポンプ回路と
   を備える、請求項１記載の半導体装置。
4. 【請求項４】 活性化時所定の周期で発振する発振回路
   をさらに備え、 前記第１の内部電圧発生回路は、前記発振回路からの発
   振信号に従ってチャージポンプ動作を行なって前記内部
   電圧を発生するための第１のチャージポンプ回路を備
   え、 前記第２の内部電圧発生回路は、前記第１のチャージポ
   ンプ回路と異なる回路構成を有し、前記発振回路からの
   発振信号に従ってチャージポンプ動作を行なって前記内
   部電圧を発生するための第２のチャージポンプ回路とを
   備え、前記発振回路からの発振信号が前記第１のチャー
   ジポンプ回路と前記第２のチャージポンプ回路の一方に
   択一的に与えられる、請求項１記載の半導体装置。
5. 【請求項５】 前記第１の内部電圧発生回路は、前記第
   ２の内部電圧発生回路と構成要素を共有し、 切換信号に応答して、前記第２の内部電圧発生回路を前
   記第１の内部電圧発生回路として動作させるためのゲー
   ト回路をさらに備える、請求項１記載の半導体装置。
6. 【請求項６】 前記第２の内部電圧発生回路は、クロッ
   ク信号に応答してチャージポンプ動作を行なうチャージ
   ポンプ容量と、前記チャージポンプ容量からの電荷を出
   力ノードに伝達する転送ゲートと、前記転送ゲートの制
   御ゲートの電圧を前記クロック信号に応答して設定する
   電圧制御回路とを備え、前記電圧制御回路は、前記ゲー
   ト回路からの出力信号に応答して、前記転送ゲートの制
   御ゲートへの印加電圧の振幅を変更する、請求項５記載
   の半導体装置。
7. 【請求項７】 前記電圧制御回路は、前記クロック信号
   に応答して内部電源ノードの電圧を出力する第１の回路
   と、前記クロック信号に応答して、前記内部電源ノード
   の電圧レベルを調整する電源制御回路とを含み、前記電
   源制御回路は、前記ゲート回路の出力信号の第１の論理
   レベルに応答して、前記内部電源ノードの電圧を第１の
   電圧レベルに設定しかつ前記ゲート回路の出力信号の第
   ２の論理レベルに応答して前記内部電源ノードの電圧を
   最大レベルを前記第１の電圧レベルよりも高い電圧レベ
   ルに設定する、請求項６記載の半導体装置。
8. 【請求項８】 前記電源制御回路は、前記ゲート回路の
   出力信号の前記第２の論理レベルに応答して、前記クロ
   ック信号に従って変化する電圧を前記内部電源ノードに
   伝達する、請求項７記載の半導体装置。
9. 【請求項９】 前記第２の内部電圧発生回路は、クロッ
   ク信号に応答して内部電源ノードを選択的に外部電源ノ
   ードに結合する第１の電源回路と、切換信号の第１の論
   理レベルに応答して前記第１の電源回路と同相で動作し
   かつ前記切換信号の第２の論理レベルに応答して前記第
   １の電源回路と相補的に動作して、前記外部電源ノード
   を前記内部電源ノードに結合する第２の電源回路と、前
   記内部電源ノードの電圧を一方動作電源電圧として受
   け、前記クロック信号に応答して前記転送ゲートの制御
   ゲートへ電圧を印加する電圧印加回路とを備え、 前記第１の内部電圧発生回路は、前記電圧印加回路を含
   む、請求項６記載の半導体装置。
10. 【請求項１０】 前記切換信号の前記第１の論理レベル
    に応答して前記クロック信号をバッファ処理して前記第
    ２の電源回路へ与え、かつ前記切換信号の前記第２の論
    理レベルに応答して前記クロック信号を反転して前記第
    ２の電源回路へ与える論理ゲートをさらに備える、請求
    項９記載の半導体装置。
11. 【請求項１１】 前記切換信号に応答して、前記クロッ
    ク信号および前記クロック信号の反転信号の一方を選択
    して前記第２の電源回路へ与える選択回路をさらに備え
    る、請求項９記載の半導体装置。
12. 【請求項１２】 前記第２の内部電圧発生回路は、クロ
    ック信号に応答して、内部電源ノードを選択的に外部電
    源ノードに結合する第１の電源回路と、前記クロック信
    号に応答して前記内部電源ノードへ電源電圧を供給する
    回路と、前記内部電源ノードの電圧を一方動作電源電圧
    として受け、前記クロック信号に応答して前記転送ゲー
    トへ電圧を印加する電圧印加回路と、切換信号に応答し
    て、前記クロック信号および前記クロック信号の反転信
    号の一方を前記第１の電源回路へ印加する選択回路を備
    え、 前記第１の内部電圧発生回路は、前記電圧印加回路を含
    む、請求項６記載の半導体装置。
13. 【請求項１３】 出力ノードに電荷を転送する転送ゲー
    トの制御ゲートに第１の振幅の制御信号を印加して前記
    出力ノードに電圧を発生する内部電圧発生回路を備え、
    前記内部電圧の最大絶対値は、前記制御信号の振幅によ
    り規定され、さらに切換信号に応答して、前記内部電圧
    発生回路の前記制御信号の振幅を前記第１の振幅と異な
    る第２の振幅に変更するための回路を備える、半導体装
    置。
14. 【請求項１４】 出力ノードに電荷を転送する転送ゲー
    トの制御ゲートに制御信号を印加して前記出力ノードに
    内部電圧を発生するための内部電圧発生回路を備え、前
    記内部電圧の最大絶対値は、前記制御信号の振幅により
    規定され、さらに切換信号に応答して、前記内部電圧発
    生回路の前記制御信号の振幅を第１の振幅と前記第１の
    振幅よりも小さな第２の振幅のいずれかに設定する回路
    を備える、半導体装置。
15. 【請求項１５】 基板領域に印加されるバイアス電圧を
    チャージポンプ動作により発生するシングルブースト型
    基板バイアス発生回路と、 前記シングルブースト型基板バイアス発生回路と同一半
    導体チップ上に形成され、前記基板領域に印加されるバ
    イアス電圧をチャージポンプ動作により発生するための
    ダブルブースト型基板バイアス発生回路とを備え、実使
    用時には前記シングルブースト型基板バイアス発生回路
    および前記ダブルブースト型基板バイアス発生回路の一
    方のみが使用可能とされる、半導体装置。