JPH04318393A - 半導体記憶装置の基板電位発生回路 - Google Patents
半導体記憶装置の基板電位発生回路Info
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- JPH04318393A JPH04318393A JP3115633A JP11563391A JPH04318393A JP H04318393 A JPH04318393 A JP H04318393A JP 3115633 A JP3115633 A JP 3115633A JP 11563391 A JP11563391 A JP 11563391A JP H04318393 A JPH04318393 A JP H04318393A
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- 239000000758 substrate Substances 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置におけ
る基板電位発生回路に関し、特に、低消費電力で変動の
少ない基板電位を発生できるものに関するものである。
る基板電位発生回路に関し、特に、低消費電力で変動の
少ない基板電位を発生できるものに関するものである。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及が
著しく、中でもラップトップ型、さらにはノートブック
型コンピュータに対する需要が増大してきている。特に
ノートブック型コンピュータに用いられる記憶装置に関
しては大容量で、かつ電池保持が可能な低消費電力版が
要求されている。
著しく、中でもラップトップ型、さらにはノートブック
型コンピュータに対する需要が増大してきている。特に
ノートブック型コンピュータに用いられる記憶装置に関
しては大容量で、かつ電池保持が可能な低消費電力版が
要求されている。
【０００３】このような記憶装置としては、通常ダイナ
ミック型半導体記憶装置（ＤＲＡＭ）及びスタティック
型半導体記憶装置（ＳＲＡＭ）が用いられる。このうち
ＤＲＡＭは記憶素子部と半導体基板との間に形成される
Ｐ−Ｎ接合部分では、外部入力がアンダーシュート等の
順バイアスとなる電位が印加されると、電流が流れ、誤
動作を起こすおそれがある。このため、通常基板に逆バ
イアスを印加する必要があり、半導体基板がＰ型の場合
、逆バイアスとして負の基板電位（ＶＢＢ）を基板に印
加するようにしている。
ミック型半導体記憶装置（ＤＲＡＭ）及びスタティック
型半導体記憶装置（ＳＲＡＭ）が用いられる。このうち
ＤＲＡＭは記憶素子部と半導体基板との間に形成される
Ｐ−Ｎ接合部分では、外部入力がアンダーシュート等の
順バイアスとなる電位が印加されると、電流が流れ、誤
動作を起こすおそれがある。このため、通常基板に逆バ
イアスを印加する必要があり、半導体基板がＰ型の場合
、逆バイアスとして負の基板電位（ＶＢＢ）を基板に印
加するようにしている。
【０００４】図３（ａ） は従来のこの種の基板電位発
生回路の構成を示すブロック図である。図において、１
はリングオシレータ、２は電位比較回路、３は基準電位
発生回路、４は切り替え回路、５，６は同一出力電圧の
主バイアス回路および副バイアス回路、７は外部クロッ
ク同期型バイアス回路、８は基板電位ＶＢＢである。
生回路の構成を示すブロック図である。図において、１
はリングオシレータ、２は電位比較回路、３は基準電位
発生回路、４は切り替え回路、５，６は同一出力電圧の
主バイアス回路および副バイアス回路、７は外部クロッ
ク同期型バイアス回路、８は基板電位ＶＢＢである。
【０００５】次に動作について説明する。図３（ａ）
において、基準電位発生回路３の出力Ｖｒｅｆ と基板
電位ＶＢＢをリングオシレータ１の周期に応じて電位比
較回路２を用い、比較する。次いで、基準電位Ｖｒｅｆ
（以下、Ｖｒｅｆ と呼ぶ）と基板電位ＶＢＢ（以下
、ＶＢＢと呼ぶ）のレベルの差を切り替え回路４で検出
する。次いで、Ｖｒｅｆ とＶＢＢの差が大きい場合、
バイアス能力の大きい主バイアス回路５を動作させるこ
とにより、ＶＢＢレベルを所望のレベルにする。またＶ
ｒｅｆ とＶＢＢの差が小さい場合、バイアス能力の小
さい副バイアス回路６を動作させることにより、ＶＢＢ
レベルを所望のレベルにする。なお、外部クロック同期
型バイアス回路７は／ＲＡＳ等の外部クロックに応じて
動作し、ＶＢＢレベルを変動させる。
において、基準電位発生回路３の出力Ｖｒｅｆ と基板
電位ＶＢＢをリングオシレータ１の周期に応じて電位比
較回路２を用い、比較する。次いで、基準電位Ｖｒｅｆ
（以下、Ｖｒｅｆ と呼ぶ）と基板電位ＶＢＢ（以下
、ＶＢＢと呼ぶ）のレベルの差を切り替え回路４で検出
する。次いで、Ｖｒｅｆ とＶＢＢの差が大きい場合、
バイアス能力の大きい主バイアス回路５を動作させるこ
とにより、ＶＢＢレベルを所望のレベルにする。またＶ
ｒｅｆ とＶＢＢの差が小さい場合、バイアス能力の小
さい副バイアス回路６を動作させることにより、ＶＢＢ
レベルを所望のレベルにする。なお、外部クロック同期
型バイアス回路７は／ＲＡＳ等の外部クロックに応じて
動作し、ＶＢＢレベルを変動させる。
【０００６】次にこの従来の基板電位発生回路のより詳
しい動作を、図３（ａ） の各ブロックの内部構成を示
す図３（ｂ） を用いて説明する。図３（ｂ） におい
て、１ａは複数段のインバータ、１ｂはインバータ、２
ａは差動増幅器、２ｂ，２ｃは差動増幅器のオン，オフ
切り替え用のトランジスタ、２ｄ，２ｅはトランスファ
ーゲート、２ｆ，２ｇはトランジスタ、４ａ，４ｂはイ
ンバータ、７ｃはチャージポンプ回路、７ｅはインバー
タ、７ｄは／ＲＡＳ等の外部クロック、Ｃは容量、Ｔｒ
１，Ｔｒ２はトランジスタである。
しい動作を、図３（ａ） の各ブロックの内部構成を示
す図３（ｂ） を用いて説明する。図３（ｂ） におい
て、１ａは複数段のインバータ、１ｂはインバータ、２
ａは差動増幅器、２ｂ，２ｃは差動増幅器のオン，オフ
切り替え用のトランジスタ、２ｄ，２ｅはトランスファ
ーゲート、２ｆ，２ｇはトランジスタ、４ａ，４ｂはイ
ンバータ、７ｃはチャージポンプ回路、７ｅはインバー
タ、７ｄは／ＲＡＳ等の外部クロック、Ｃは容量、Ｔｒ
１，Ｔｒ２はトランジスタである。
【０００７】リングオシレータ１は複数段のインバータ
１ａと１個のインバータ１ｂで構成されており、外部よ
り飛来した雑音等により自励発振し、ＳＥ，／ＳＥの２
つのクロックを出力する。基準電位発生回路３はチャー
ジポンプ回路から構成されており、リングオシレータ１
のクロックを受けて基準電圧Ｖｒｅｆを発振する。電位
比較回路２は上記クロック／ＳＥ，ＳＥが入力されるト
ランジスタ２ｂ，２ｃにより差動増幅器２ａがオン，オ
フ制御され、オンとなった状態で、トランジスタ２ｆ，
２ｇおよびトランスファゲート２ｄ，２ｅを介して入力
される電位差を増幅する。その増幅された電位差は切り
替え回路４のインバータ４ａ，４ｂにより反転され、そ
れぞれチャージポンプ回路からなる主バイアス回路５お
よび副バイアス回路６に入力される。ここで基準電圧Ｖ
ｒｅｆ が基板電圧ＶＢＢよりかなり低くその電位差が
大きい状態では、電位比較回路２はトランスファゲート
２ｄ側に比し２ｅ側の入力が大きくなるので、インバー
タ４ｂの出力はロウレベルとなり、副バイアス回路６は
作動しない。このとき逆にインバータ４ａ側の出力はハ
イレベルとなるので、駆動能力の大きい主バイアス回路
５が動作し、基板電圧ＶＢＢを下降させる。基板電圧Ｖ
ＢＢが下降して基準電圧Ｖｒｅｆ を少しでも下回ると
、差動増幅器２ａはトランスファゲート２ｅ側に比し２
ｄ側の入力が大きくなるので、インバータ４ａの出力は
ロウレベルとなり、主バイアス回路５は作動しなくなり
、副バイアス回路６が動作を開始する。
１ａと１個のインバータ１ｂで構成されており、外部よ
り飛来した雑音等により自励発振し、ＳＥ，／ＳＥの２
つのクロックを出力する。基準電位発生回路３はチャー
ジポンプ回路から構成されており、リングオシレータ１
のクロックを受けて基準電圧Ｖｒｅｆを発振する。電位
比較回路２は上記クロック／ＳＥ，ＳＥが入力されるト
ランジスタ２ｂ，２ｃにより差動増幅器２ａがオン，オ
フ制御され、オンとなった状態で、トランジスタ２ｆ，
２ｇおよびトランスファゲート２ｄ，２ｅを介して入力
される電位差を増幅する。その増幅された電位差は切り
替え回路４のインバータ４ａ，４ｂにより反転され、そ
れぞれチャージポンプ回路からなる主バイアス回路５お
よび副バイアス回路６に入力される。ここで基準電圧Ｖ
ｒｅｆ が基板電圧ＶＢＢよりかなり低くその電位差が
大きい状態では、電位比較回路２はトランスファゲート
２ｄ側に比し２ｅ側の入力が大きくなるので、インバー
タ４ｂの出力はロウレベルとなり、副バイアス回路６は
作動しない。このとき逆にインバータ４ａ側の出力はハ
イレベルとなるので、駆動能力の大きい主バイアス回路
５が動作し、基板電圧ＶＢＢを下降させる。基板電圧Ｖ
ＢＢが下降して基準電圧Ｖｒｅｆ を少しでも下回ると
、差動増幅器２ａはトランスファゲート２ｅ側に比し２
ｄ側の入力が大きくなるので、インバータ４ａの出力は
ロウレベルとなり、主バイアス回路５は作動しなくなり
、副バイアス回路６が動作を開始する。
【０００８】なお、チャージポンプ回路の動作を基準電
位発生回路３を例にとって説明する。チャージポンプ回
路はノードａにクロックのハイレベルが加わると、容量
Ｃ結合でトランジスタＴｒ１がオンし、トランジスタＴ
ｒ２との接続ノードｂがグランドレベルになる。トラン
ジスタＴｒ２はノードｂがＶｔｈ以上でないので、この
時オンしていない。次にノードａにクロックのロウレベ
ルが加わると、容量Ｃ結合でノードｂはＶｔｈ−Ｖｃｃ
レベルまで下降する。このときノードｄの電位がノード
ｂの電位に比しＶｔｈ以上になるので、トランジスタＴ
ｒ２がオンし、ノードｄは２Ｖｔｈ−Ｖｃｃレベルにな
り、これが基準電圧Ｖｒｅｆ として出力される。
位発生回路３を例にとって説明する。チャージポンプ回
路はノードａにクロックのハイレベルが加わると、容量
Ｃ結合でトランジスタＴｒ１がオンし、トランジスタＴ
ｒ２との接続ノードｂがグランドレベルになる。トラン
ジスタＴｒ２はノードｂがＶｔｈ以上でないので、この
時オンしていない。次にノードａにクロックのロウレベ
ルが加わると、容量Ｃ結合でノードｂはＶｔｈ−Ｖｃｃ
レベルまで下降する。このときノードｄの電位がノード
ｂの電位に比しＶｔｈ以上になるので、トランジスタＴ
ｒ２がオンし、ノードｄは２Ｖｔｈ−Ｖｃｃレベルにな
り、これが基準電圧Ｖｒｅｆ として出力される。
【０００９】
【発明が解決しようとする課題】従来の基板電位発生回
路は以上のように構成されているので、外部クロックの
回数が多くなると、ＶＢＢレベルが大きく変動し、特性
が悪化するため、クランプ回路を採用しなければならず
、またクランプ回路の採用により消費電力が増加するな
どの問題点があった。
路は以上のように構成されているので、外部クロックの
回数が多くなると、ＶＢＢレベルが大きく変動し、特性
が悪化するため、クランプ回路を採用しなければならず
、またクランプ回路の採用により消費電力が増加するな
どの問題点があった。
【００１０】この発明は、上記のような問題点を解消す
るためになされたもので、クランプ回路を用いることな
く基板電位の変動を小さくできるとともに、より低消費
電力で基板電位を発生させることができるダイナミック
型の半導体記憶装置の基板電位発生回路を得ることを目
的とする。
るためになされたもので、クランプ回路を用いることな
く基板電位の変動を小さくできるとともに、より低消費
電力で基板電位を発生させることができるダイナミック
型の半導体記憶装置の基板電位発生回路を得ることを目
的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体記
憶装置の基板電位発生回路は、基板電位発生回路におい
て、基準電位と基板電位とを比較し、外部クロック同期
型バイアス回路の動作を制御するようにしたものである
。
憶装置の基板電位発生回路は、基板電位発生回路におい
て、基準電位と基板電位とを比較し、外部クロック同期
型バイアス回路の動作を制御するようにしたものである
。
【００１２】
【作用】この発明における半導体記憶装置の基板電位発
生回路は、基準電位と基板電位とを比較する比較回路に
より外部クロック同期型バイアス回路を制御するように
したので、基板電位の変動が小さく、また基板電位発生
回路の消費電力を低減することができる。
生回路は、基準電位と基板電位とを比較する比較回路に
より外部クロック同期型バイアス回路を制御するように
したので、基板電位の変動が小さく、また基板電位発生
回路の消費電力を低減することができる。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１（ａ） はこの発明の一実施例による半導体
記憶装置の基板電位発生回路を示すブロック図である。 図において、１はリングオシレータ、３は基準電位Ｖｒ
ｅｆ を発生する基準電位発生回路、８は基板電位ＶＢ
Ｂをもつ基板、２はこのＶｒｅｆ とＶＢＢを比較する
電位比較回路、４はこの電位比較回路２に接続され、バ
イアス回路を選択する切り替え回路、５はバイアス能力
の大きな主バイアス回路、６はバイアス能力の小さな副
バイアス回路、７は電位比較回路２の出力に応じて動作
，非動作する外部クロック同期型バイアス回路、８は基
板（電位はＶＢＢ）である。
する。図１（ａ） はこの発明の一実施例による半導体
記憶装置の基板電位発生回路を示すブロック図である。 図において、１はリングオシレータ、３は基準電位Ｖｒ
ｅｆ を発生する基準電位発生回路、８は基板電位ＶＢ
Ｂをもつ基板、２はこのＶｒｅｆ とＶＢＢを比較する
電位比較回路、４はこの電位比較回路２に接続され、バ
イアス回路を選択する切り替え回路、５はバイアス能力
の大きな主バイアス回路、６はバイアス能力の小さな副
バイアス回路、７は電位比較回路２の出力に応じて動作
，非動作する外部クロック同期型バイアス回路、８は基
板（電位はＶＢＢ）である。
【００１４】図１（ｂ） において、図１（ａ） の各
ブロックの内部構成を示す図である。図において、図３
（ｂ） と同一符号は同一のものを示す。７ａはインバ
ータ、７ｂはＮＡＮＤ回路である。
ブロックの内部構成を示す図である。図において、図３
（ｂ） と同一符号は同一のものを示す。７ａはインバ
ータ、７ｂはＮＡＮＤ回路である。
【００１５】次に動作について説明する。図１（ａ），
（ｂ） において、基準電位発生回路３の出力Ｖｒｅｆ
と基板電位ＶＢＢをリングオシレータの周期に応じて
電位比較回路２を用いて比較する。この比較回路２にお
いて、Ｖｒｅｆ とＶＢＢの差が大きい場合、外部クロ
ック同期型バイアス回路７は動作可能にし、さらに切り
替え回路４を通じてバイアス能力の大きい主バイアス回
路を動作させ、ＶＢＢとＶｒｅｆの差を小さくする。ま
たＶｒｅｆ とＶＢＢの差が小さい場合、差動増幅器２
ａはトランスファゲート２ｅ側に比し２ｄ側の入力が大
きくなるので、インバータ７ａの出力がオフすることに
より、ＮＡＮＤ回路７ｂは外部クロック７ｄがチャージ
ポンプ回路７ｃに供給されるのを停止するので、外部ク
ロック同期型バイアス回路７はその動作を停止する。ま
た、このとき、切り替え回路４を通じ、バイアス能力の
小さい副バイアス回路６を動作させる。
（ｂ） において、基準電位発生回路３の出力Ｖｒｅｆ
と基板電位ＶＢＢをリングオシレータの周期に応じて
電位比較回路２を用いて比較する。この比較回路２にお
いて、Ｖｒｅｆ とＶＢＢの差が大きい場合、外部クロ
ック同期型バイアス回路７は動作可能にし、さらに切り
替え回路４を通じてバイアス能力の大きい主バイアス回
路を動作させ、ＶＢＢとＶｒｅｆの差を小さくする。ま
たＶｒｅｆ とＶＢＢの差が小さい場合、差動増幅器２
ａはトランスファゲート２ｅ側に比し２ｄ側の入力が大
きくなるので、インバータ７ａの出力がオフすることに
より、ＮＡＮＤ回路７ｂは外部クロック７ｄがチャージ
ポンプ回路７ｃに供給されるのを停止するので、外部ク
ロック同期型バイアス回路７はその動作を停止する。ま
た、このとき、切り替え回路４を通じ、バイアス能力の
小さい副バイアス回路６を動作させる。
【００１６】なお、上記実施例では電位比較回路２の出
力を外部クロック同期型バイアス回路７に接続したが、
図２（ａ），（ｂ） に示すように主バイアス回路５に
接続された切替回路４の出力をバイアス回路７に接続す
るようにしてもよく、上記実施例と同様の効果を奏する
。
力を外部クロック同期型バイアス回路７に接続したが、
図２（ａ），（ｂ） に示すように主バイアス回路５に
接続された切替回路４の出力をバイアス回路７に接続す
るようにしてもよく、上記実施例と同様の効果を奏する
。
【００１７】
【発明の効果】以上のように、この発明に係る半導体記
憶装置の基板電位発生回路によれば、基準電位と基板電
位の比較回路が外部クロック同期型バイアス回路を制御
するように構成したので、基板電位の変動が小さくでき
、また低消費電力の基板電位発生回路が得られる効果が
ある。
憶装置の基板電位発生回路によれば、基準電位と基板電
位の比較回路が外部クロック同期型バイアス回路を制御
するように構成したので、基板電位の変動が小さくでき
、また低消費電力の基板電位発生回路が得られる効果が
ある。
【図１】この発明の一実施例による半導体記憶装置の基
板電位発生回路を示すブロック図およびその内部構成を
示す図である。
板電位発生回路を示すブロック図およびその内部構成を
示す図である。
【図２】この発明の他の実施例を示すブロック図および
その内部構成を示す図である。
その内部構成を示す図である。
【図３】従来の基板電位発生回路を示すブロック図およ
びその内部構成を示す図である。
びその内部構成を示す図である。
１ リングオシレータ
２ 電位比較回路
３ 基準電位発生回路
４ 切替回路
５ 主バイアス回路
６ 副バイアス回路
７ 外部クロック同期型バイアス回路８ 基板電位
Claims (1)
- 【請求項１】 基準電位を発生する回路と、この基準
電位と半導体記憶装置が搭載された基板の電位を比較す
る電位比較回路と、この電位比較回路に接続され、上記
基準電位と上記基板電位の差の大小に応じて切り替え駆
動される、駆動能力の異なる複数のバイアス回路と、上
記電位比較回路により上記基準電位と上記基板電位の差
の大小に応じて駆動制御され、基板に対し基板電位を発
生する外部クロック同期型バイアス回路とを備えたこと
を特徴とする半導体記憶装置の基板電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115633A JPH04318393A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置の基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115633A JPH04318393A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置の基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318393A true JPH04318393A (ja) | 1992-11-09 |
Family
ID=14667479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115633A Pending JPH04318393A (ja) | 1991-04-17 | 1991-04-17 | 半導体記憶装置の基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299816B1 (ko) * | 1993-07-23 | 2001-10-22 | 칼 하인쯔 호르닝어 | 전압발생회로 |
| US6414881B1 (en) | 2000-09-04 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of generating internal voltage effectively |
-
1991
- 1991-04-17 JP JP3115633A patent/JPH04318393A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299816B1 (ko) * | 1993-07-23 | 2001-10-22 | 칼 하인쯔 호르닝어 | 전압발생회로 |
| US6414881B1 (en) | 2000-09-04 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of generating internal voltage effectively |
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