JP2604530B2 - 基板電圧及び昇圧電圧を発生する電圧発生回路 - Google Patents

基板電圧及び昇圧電圧を発生する電圧発生回路

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JP2604530B2 JP4342145A JP34214592A JP2604530B2 JP 2604530 B2 JP2604530 B2 JP 2604530B2 JP 4342145 A JP4342145 A JP 4342145A JP 34214592 A JP34214592 A JP 34214592A JP 2604530 B2 JP2604530 B2 JP 2604530B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、１個の発振器を使用して基板電圧及び昇圧電
圧を発生する電圧発生回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に従い、使
用される動作電圧はますます低くなる傾向にある。例え
ば、１６メガのＤＲＡＭ（dynamic ＲＡＭ）では４Ｖの
動作電圧を使用しているが、６４メガのＤＲＡＭでは
３．３Ｖの動作電圧を使用するようになっていることは
よく知られている。このように、チップの動作電圧を低
電圧とすることで低消費電力化が進められている。この
ために、チップ内に所定の電圧発生回路を備えたものが
提案され、広く使用されている。
【０００３】例えば、ＤＲＡＭやＰＳＲＡＭ（pseudo s
tatic ＲＡＭ）のように一つのストレージキャパシタと
一つのアクセストランジスタとからなるメモリセル構造
のメモリ素子をもつ場合には、ストレージキャパシタに
記憶されているデータの保持や、ノイズマージン（marg
in) 等のために、基板電圧発生回路（ＶＢＢゼネレー
タ）を備えるようにしている。また、メモリセルに接続
されているワード線をドライブするとき、アクセストラ
ンジスタによる電圧損失を補償するために外部供給電源
電圧Ｖｃｃより高い電圧を発生するように、ブースト
（boosting) 回路又は昇圧回路を備えるようにしてい
る。このようなチップに備えられる基板電圧発生回路、
電圧昇圧回路の回路図を図２、図３に示す。
【０００４】図２に示す従来の基板電圧発生回路は、チ
ップの電源接続により発振してパルス信号ΦＯＳＣを出
力する発振器１と、パルス信号ΦＯＳＣを入力として相
補的な（complementary ）ドライブ信号を出力する基板
電圧ドライバ２と、この基板電圧ドライバ２の出力信号
を入力として基板電圧ＶＢＢを出力する基板電圧ポンピ
ング回路３と、基板電圧ポンピング回路３から出力され
た基板電圧ＶＢＢの電圧レベルを検出し、発振器１を制
御する基板電圧検出器４とから構成される。
【０００５】この基板電圧発生回路の動作特性を説明す
る。チップが電源接続されるとすぐに発振器１は発振し
始め、６０〜１００ｎｓの周期のパルス信号ΦＯＳＣを
出力する。出力されたパルス信号ΦＯＳＣは基板電圧ド
ライバ２に入力され、相補的な矩形波のドライブ信号が
出力される。このドライブ信号は基板電圧ポンピング回
路３に入力され、基板電圧ポンピング回路３はドライブ
信号に従って基板電圧を発生する。この動作は基板電圧
ＶＢＢが所定の電圧レベルとなるまで継続される。そし
て、基板電圧ＶＢＢが所定の電圧レベルになると、これ
が基板電圧検出器４により検出され、基板電圧検出器４
はその検出結果に応じて制御信号を出力して発振器１の
発振動作を中止させる。一方、基板電圧ＶＢＢが所定の
電圧レベルより低いときは、基板電圧検出器４による検
出結果に応じて出力される制御信号によって発振器１の
発振動作がエネーブルとされ、基板電圧発生動作が行わ
れるようになっている。
【０００６】図３に、従来の電圧昇圧回路の回路図を示
す。この回路の構成、動作特性は上記の基板電圧発生回
路のそれと同様なので、その詳しい説明は省略する。図
３の昇圧電圧回路から出力される昇圧電圧ＶＰＰは、チ
ップ内の周辺回路、例えばデータ出力バッファやワード
線ドライバの電圧源として使用される。
【０００７】図２の基板電圧発生回路及び図３の電圧昇
圧回路はチップ内に必ず備えられるもので、各電圧ポン
ピング回路（３、１３）にはＭＯＳキャパシタが利用さ
れ、基板電圧を負（−）の値に降圧させたり、昇圧電圧
を外部供給電源電圧より高電圧に昇圧させたりする。図
示のように従来では、基板電圧発生回路と電圧昇圧回路
とにそれぞれ別の発振器を備えるようになっている。こ
のような発振器のよく知られている回路の詳細を図４に
示す。同図より分かるようにこの発振器は、特にチップ
が待機状態にあるときにかなり電流を消費する。例え
ば、チップの動作電圧が３．３Ｖで、待機時の消費電流
が５０μＡのとき、この発振器で消費される電流は２０
μＡとなり、待機時の全消費電流の２／５を消費するこ
とになる。このような待機時の消費電流は、特に高集積
の半導体メモリ装置の低消費電力化にとって大きな障害
となる。しかも、図２、図３のように２個の発振器が設
けられていると、これにより消費される待機時の消費電
流も倍になってしまうので、低消費電力化が要求される
高集積半導体メモリ装置にとって解決すべき課題となっ
ている。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、チップの待機状態での消費電流をできるだけ抑制
できるようにされた、基板電圧及び昇圧電圧を発生する
電圧発生回路を提供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、基板電圧ポンピング回路の動作によ
って基板電圧を出力する基板電圧発生回路と、昇圧電圧
ポンピング回路の動作によって昇圧電圧を発生する電圧
昇圧回路とを有する半導体メモリ装置において、基板電
圧発生回路と電圧昇圧回路との待機状態で消費される消
費電流を抑制するために、基板電圧発生回路の基板電圧
ポンピング回路と電圧昇圧回路の昇圧電圧ポンピング回
路とが一つの発振器を共有するようにされ、該発振器の
発振動作により基板電圧発生回路と電圧昇圧回路とが各
々動作されるようになっていることを特徴とする。
【００１０】また、このとき、基板電圧発生回路の出力
を検出する検出器と、電圧昇圧回路の出力を検出する検
出器とを各々備え、該各検出器による検出結果に応じて
基板電圧発生回路と電圧昇圧回路とが相互に独立的に動
作されるようになっていることを特徴とする。
【００１１】このように、基板電圧発生回路と電圧昇圧
回路とが１個の発振器を共有するように構成されるの
で、待機状態で消費される消費電流が大幅に抑制される
ことになる。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。本発明による電圧発生回路の
実施例を図１に示す。図示のように、チップの電源接続
により発振動作して短形波のパルス信号ΦＯＳＣを出力
する発振器１００と、パルス信号ΦＯＳＣを入力とし相
補的な基板電圧ドライブ信号を出力する基板電圧ドライ
バ１１０と、基板電圧ドライバ１１０の出力信号を入力
として基板電圧ＶＢＢを出力する基板電圧ポンピング回
路１２０と、基板電圧ポンピング回路１２０から出力さ
れた基板電圧ＶＢＢの電圧レベルを検出してこの検出結
果に応じて制御信号を出力し、発振器１００及び基板電
圧ドライバ１１０を制御する基板電圧検出器１３０と、
パルス信号ΦＯＳＣを入力として相補的な昇圧電圧ドラ
イブ信号を出力する昇圧電圧ドライバ１４０と、昇圧電
圧ドライバ１４０の出力信号を入力として昇圧電圧ＶＰ
Ｐを出力する昇圧電圧ポンピング回路１５０と、昇圧電
圧ポンピング回路１５０から出力された昇圧電圧ＶＰＰ
の電圧レベルを検出してこの検出結果に応じて制御信号
を出力し、発振器１００及び昇圧電圧ドライバ１４０を
制御する昇圧電圧検出器１６０と、基板電圧検出器１３
０及び昇圧電圧検出器１６０からの各制御信号を入力と
して、これに従って発振器１００を制御する発振器制御
回路１７０とから構成されている。
【００１３】このうち、発振器１００、基板電圧ドライ
バ１１０、昇圧電圧ドライバ１４０、基板電圧ポンピン
グ回路１２０、昇圧電圧ポンピング回路１５０、基板電
圧検出器１３０、及び昇圧電圧検出器１６０の各構成
は、図２及び図３に示したものと同様の構成である。ま
た、発振器制御回路１７０は、この実施例ではＮＯＲゲ
ート１０１とインバータ１０２とで構成されている。
【００１４】この実施例の回路の動作特性を説明する。
チップの電源接続により発振器１００が発振し始め、パ
ルス信号ΦＯＳＣ（例えば６０〜１００ｎｓ程度）が出
力される。このパルス信号ΦＯＳＣは基板電圧ドライバ
１１０、昇圧電圧ドライバ１４０に入力され、基板電圧
ドライバ１１０から相補的な基板電圧ドライブ信号、昇
圧電圧ドライバ１４０から相補的な昇圧電圧ドライブ信
号がそれぞれ出力される。そして、これら各ドライブ信
号により基板電圧ポンピング回路１２０、昇圧電圧ポン
ピング回路１５０がそれぞれ動作することは同図より容
易に理解できるであろう。
【００１５】基板電圧ポンピング回路１２０から出力さ
れた基板電圧ＶＢＢの電圧レベルは基板電圧検出器１３
０により検出され、その検出結果に応じて発振器１００
及び基板電圧ドライバ１１０の動作が制御される。この
とき、基板電圧検出器１３０は基板電圧ドライバ１１０
の動作を直接制御するような接続関係とされている。こ
れにより、基板電圧ＶＢＢが所定の電圧レベルになって
基板電圧ポンピング回路１２０の動作をディスエーブル
としなければならないとき、発振器１００が昇圧電圧Ｖ
ＰＰ発生のために動作していても、基板電圧ポンピング
回路１２０は影響を受けないようになっている。反対
に、昇圧電圧ＶＰＰが所定の電圧レベルになって昇圧電
圧ポンピング回路１５０の動作をディスエーブルとしな
ければならないとき、発振器１００が基板電圧ＶＢＢ発
生のために動作していても、昇圧電圧ポンピング回路１
５０は影響を受けないように、昇圧電圧検出器１６０は
昇圧電圧ドライバ１４０の動作を直接制御するような接
続関係とされている。
【００１６】そして、図示のようにこの実施例の電圧発
生回路は、基板電圧ＶＢＢ又は昇圧電圧ＶＰＰのうちの
いずれか、あるいは両方が所定の電圧レベルとならない
場合に、発振器制御回路１７０によってすぐに発振器１
００が動作するようになっている。
【００１７】以上のように、この電圧発生回路は、従来
の基板電圧発生回路及び電圧昇圧回路の各機能を実行し
つつも、発振器は一つのみとされ、これによってチップ
待機時に発振器で消費される消費電流を従来の回路に比
べて１／２に減少させることができる。
【００１８】図１に示す電圧発生回路は、本発明の思想
に立脚して実現した最適の実施例であって、これを構成
している発振器、ドライバ、電圧ポンピング回路、及び
検出器は、図示のようなものに限らず、その他にも様々
な回路で容易に実施することが可能である。
【００１９】
【発明の効果】以上述べてきたように本発明による電圧
発生回路は、１個の発振器を用いて基板電圧発生及び電
圧昇圧発生の各機能を実行するようになっているので、
チップ待機時に発振器で消費される消費電流を半減させ
ることが可能となり、高集積半導体メモリ装置の待機時
の消費電流を大幅に減少させることができる。そのう
え、チップに備えられる発振器の数を減らすことが可能
となり、半導体メモリ装置の高集積化に大きく寄与でき
ることにもなる。
【図面の簡単な説明】
【図１】本発明による電圧発生回路の実施例を示す回路
図。
【図２】従来技術による基板電圧発生回路の一例を示す
回路図。
【図３】従来技術による電圧昇圧回路の一例を示す回路
図。
【図４】図２及び図３で使用される発振器の詳細を示す
回路図。
【符号の説明】
１００ 発振器 １１０ 基板電圧ドライバ １２０ 基板電圧ポンピング回路 １３０ 基板電圧検出器 １４０ 昇圧電圧ドライバ １５０ 昇圧電圧ポンピング回路 １６０ 昇圧電圧検出器 １７０ 発振器制御回路 ΦＯＳＣ 発振器から出力されるパルス信号 ＶＢＢ 基板電圧 ＶＰＰ 昇圧電圧

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板電圧発生回路と電圧昇圧回路とを備
    えた電圧発生回路であって、基板電圧発生回路の基板電
    圧ポンピング回路と電圧昇圧回路の昇圧電圧ポンピング
    回路とが１つの発振器により形成される信号を各ドライ
    バを介し入力してそれぞれ動作するようになっており、
    そして、基板電圧発生回路の基板電圧検出器と電圧昇圧
    回路の昇圧電圧検出器との両検出器の検出結果により前
    記発振器が制御されると共に前記基板電圧検出器の検出
    結果により前記基板電圧ポンピング回路の前記ドライバ
    が制御され且つ前記昇圧電圧検出器の検出結果により前
    記昇圧電圧ポンピング回路の前記ドライバが制御され、
    これにより基板電圧発生回路と電圧昇圧回路とが相互に
    独立的に動作するようになっていることを特徴とする電
    圧発生回路。
  2. 【請求項２】 所定の基板電圧を出力する基板電圧ポン
    ピング回路と、該基板電圧ポンピング回路から出力され
    る基板電圧のレベルを検出する基板電圧検出器と、所定
    の昇圧電圧を出力する昇圧電圧ポンピング回路と、該昇
    圧電圧ポンピング回路から出力される昇圧電圧のレベル
    を検出する昇圧電圧検出器とを有する半導体メモリ装置
    において、 基板電圧ポンピング回路と昇圧電圧ポンピング回路とに
    共有される発振器と、該発振器の出力信号を入力として
    第１のドライブ信号を基板電圧ポンピング回路に出力
    し、基板電圧検出器の出力信号により制御される基板電
    圧ドライバと、前記発振器の出力信号を入力として第２
    のドライブ信号を昇圧電圧ポンピング回路に出力し、昇
    圧電圧検出器の出力信号により制御される昇圧電圧ドラ
    イバと、基板電圧検出器及び昇圧電圧検出器の各出力信
    号を入力として前記発振器の動作を制御する発振器制御
    回路とを備え、前記発振器の発振動作により基板電圧ポ
    ンピング回路と昇圧電圧ポンピング回路とが各々独立的
    に動作するようになっていることを特徴とする半導体メ
    モリ装置。
  3. 【請求項３】 発振器制御回路は、基板電圧検出器及び
    昇圧電圧検出器の各出力信号を入力とするＮＯＲゲート
    を備えている請求項２記載の半導体メモリ装置。
  4. 【請求項４】 基板電圧又は昇圧電圧が所定の電圧レベ
    ルになったときに、基板電圧検出器又は昇圧電圧検出器
    の出力信号により基板電圧ドライバ又は昇圧電圧ドライ
    バの動作がディスエーブルとされることによって、基板
    電圧ポンピング回路又は昇圧電圧ポンピング回路が発振
    器の動作によりエネーブルとされることが防止されるよ
    うになっている請求項２記載の半導体メモリ装置。
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