JPH10228769A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入直後における消費電流を低減する。 【解決手段】 電源投入後ダミーサイクルが行なわれる
まで、外部制御信号（／ＲＡＳ）に従う降圧回路の活性
のための降圧活性化信号（ＡＣＴ）の発生を停止し、こ
の降圧回路（１ｂ）へ与えられる降圧活性化信号を非活
性状態に保持する。電源投入後からダミーサイクルが行
なわれるまでの期間、降圧回路を非活性状態に保持する
ことができ、消費電流を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、外部電源電圧を降圧して内部電源電圧を生
成する内部電源降圧回路を内蔵する半導体記憶装置に関
する。より特定的には、この発明は、電源投入時におけ
る内部電源降圧回路の消費電流を低減するための構成に
関する。

【０００２】

【従来の技術】半導体記憶装置の記憶容量が大きくなり
また高集積化が進むにつれて、構成要素であるトランジ
スタ素子は微細化される。このような微細化されたトラ
ンジスタ素子の信頼性を保証するためおよび消費電力を
低減するために、動作電源電圧を低くするのが望まし
い。動作電源電圧を低くすることにより、構成要素であ
るＭＯＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）のゲート絶縁膜の信頼性を保証し、また動作電源
電圧Ｖの二乗に比例する電力を低減する。

【０００３】しかしながら、前世代の半導体記憶装置と
の互換性を維持する必要があるため、たとえばシステム
電源である外部電源電圧を内部で必要とされる電圧レベ
ルまで降圧することが行なわれる。

【０００４】図１０は、従来の半導体記憶装置の全体の
構成を概略的に示す図である。図１０において、半導体
記憶装置１は、外部電源電圧ＥＸＴＶｃｃを受ける電源
端子１ａに結合され、外部電源電圧ＥＸＴＶｃｃを降圧
して内部電源線２上に内部電源電圧ＩＮＴＶｃｃを生成
する内部降圧回路１ｂと、この内部電源線２上の内部電
源電圧ＩＮＴＶｃｃを使用して所定の機能を実行する内
部電源使用回路１ｃと、外部電源端子１ａに結合される
外部電源線３上の外部電源電圧ＥＸＴＶｃｃを使用する
外部電源使用回路１ｄを含む。この外部電源使用回路１
ｄは、外部端子１ｅに結合され、半導体記憶装置１の外
部回路との信号／データの授受を行なう。

【０００５】内部電源使用回路１ｃは、この内部電源線
２上の内部電源電圧ＩＮＴＶｃｃを一方動作電源電圧と
して動作し、所定の処理を行なう。この内部電源使用回
路１ｃは、インタフェースとしての外部電源使用回路１
ｄを介して装置外部と信号の授受を行なう。

【０００６】図１１は、図１０に示す内部降圧回路１ｂ
の構成の一例を示す図である。図１１において、内部降
圧回路１ｂは、図示しない基準電圧発生回路からの基準
電圧Ｖｒｅｆと内部電源線２上の内部電源電圧ＩＮＴＶ
ｃｃを活性化時比較する比較器１０ａと、降圧活性化信
号ＡＣＴの活性化に応答してこの比較器１０ａを活性化
する電流源トランジスタ１０ｂと、外部電源端子１ａと
内部電源線１の間に接続され、そのゲートに比較器１０
ａの出力信号を受けるｐチャネルＭＯＳトランジスタで
構成されるドライブトランジスタ１０ｃと、降圧活性化
信号ＡＣＴの非活性化に応答してこのドライブトランジ
スタ１０ｃのゲート電位を外部電源電圧ＥＸＴＶｃｃレ
ベルに保持するｐチャネルＭＯＳトランジスタで構成さ
れるプリチャージトランジスタ１０ｄを含む。降圧活性
化信号ＡＣＴは、その発生態様は、後に説明するが、内
部電源使用回路１ｃが動作状態とされる活性化期間外部
電源電圧ＥＸＴＶｃｃレベルの活性状態とされる。次
に、この図１１に示す内部降圧回路１ｂの動作について
簡単に説明する。

【０００７】降圧活性化信号ＡＣＴが非活性状態のＬレ
ベルのとき、電流源トランジスタ１０ｂは非導通状態に
あり、比較器１０ａは非活性状態にある。一方、プリチ
ャージトランジスタ１０ｄは、この非活性状態の降圧活
性化信号ＡＣＴに応答して導通し、ドライブトランジス
タ１０ｃのゲート電位を外部電源電圧ＥＸＴＶｃｃレベ
ルにプリチャージする。ドライブトランジスタ１０ｃ
は、そのゲートおよびソース電位が同じとなり、非導通
状態に保持される。したがって、降圧活性化信号ＡＣＴ
の非活性状態の間、内部降圧回路が非活性状態にあり、
内部電源電圧ＩＮＴＶｃｃを生成する動作は停止され
る。

【０００８】降圧活性化信号ＡＣＴが活性状態のＨレベ
ルとなると、電流源トランジスタ１０ｂが導通し、比較
器１０ａに対する電流経路が形成され、比較器１０ａが
活性化される。比較器１０ａは、内部電源線２上の内部
電源電圧ＩＮＴＶｃｃと基準電圧Ｖｒｅｆとを差動的に
増幅して出力する差動増幅回路で構成される（この構成
については後に詳細に説明する）。内部電源電圧ＩＮＴ
Ｖｃｃが基準電圧Ｖｒｅｆよりも高い場合には、この比
較器１０ａの出力信号はＨレベルとなり、ドライブトラ
ンジスタ１０ｃは非導通状態となる。一方、内部電源電
圧ＩＮＴＶｃｃが基準電圧Ｖｒｅｆよりも低い場合に
は、比較器１０ａの出力信号レベルが低下し、ドライブ
トランジスタ１０ｃのコンダクタンスが大きくなる。ド
ライブトランジスタ１０ｃは、そのコンダクタンスに従
って外部電源端子１ａから内部電源線２へ電流を供給
し、内部電源電圧ＩＮＴＶｃｃを上昇させる。

【０００９】降圧活性化信号ＡＣＴが活性状態となるの
は、この内部電源線２上の内部電源電圧ＩＮＴＶｃｃを
使用する内部電源使用回路１ｃが動作するときである。
この状態においては、内部電源使用回路１ｃに大きな動
作電流が流れ、内部電源電圧ＩＮＴＶｃｃが低下する可
能性がある。この内部電源使用回路１ｃの動作時におけ
る内部電源電圧ＩＮＴＶｃｃの低下を補償するために、
降圧活性化信号ＡＣＴに従って内部降圧回路１ｂを活性
化する。内部電源使用回路１ｃの非動作時（スタンバイ
状態時）においては内部電源電圧ＩＮＴＶｃｃは使用さ
れず、ごく微小なスタンバイ電流（リーク電流）が生じ
るだけであり、この内部電源電圧ＩＮＴＶｃｃはほぼ一
定の電圧レベルに保持される。

【００１０】図１２は、図１１に示す比較器１０ａの構
成の一例を示す図である。図１２において、比較器１０
ａは、電源ノード３ａに結合され、この電源ノード３ａ
から電流を供給するカレントミラー回路を構成するｐチ
ャネルＭＯＳトランジスタ１０ａａおよび１０ａｂと、
内部電源電圧ＩＮＴＶｃｃおよび基準電圧Ｖｒｅｆを比
較する比較段を構成するｎチャネルＭＯＳトランジスタ
１０ａｃおよび１０ｄを含む。ｐチャネルＭＯＳトラン
ジスタ１０ａａはそのゲートおよびドレインがｎチャネ
ルＭＯＳトランジスタ１０ａｃのドレインに接続され
る。ｐチャネルＭＯＳトランジスタ１０ａｂは、そのゲ
ートがｐチャネルＭＯＳトランジスタ１０ａａのゲート
に接続されかつそのドレインがｎチャネルＭＯＳトラン
ジスタ１０ａｄのドレインに接続される。ＭＯＳトラン
ジスタ１０ａｃおよび１０ａｄのソースは共通に電流源
トランジスタ１０ｂのドレインに接続される。内部電源
電圧ＩＮＴＶｃｃがＭＯＳトランジスタ１０ａｃのゲー
トへ与えられ、基準電圧ＶｒｅｆがＭＯＳトランジスタ
１０ａｄのゲートへ与えられる。ＭＯＳトランジスタ１
０ａｂおよび１０ａｄの接続ノード（ドレイン）がドラ
イブトランジスタ１０ｃのゲートに接続される。次にこ
の図１２に示す比較回路（比較器１０ａおよび電流源ト
ランジスタ１０ｂを含む）の動作について説明する。

【００１１】降圧活性化信号ＡＣＴがＬレベルのときに
は、電流源トランジスタ１０ｂは非導通状態にある。し
たがって、電源ノード３ａから接地ノードへ電流が流れ
る経路は遮断され、この比較回路における電流消費はこ
の電流源トランジスタ１０ｂにおけるたとえば数μＡ程
度のリーク電流だけである。

【００１２】降圧活性化信号ＡＣＴがＨレベルとなる
と、電流源トランジスタ１０ｂが導通し、電源ノード３
ａから接地ノードへ電流が流れる経路が形成される。内
部電源電圧ＩＮＴＶｃｃが基準電圧Ｖｒｅｆよりも高い
場合には、ＭＯＳトランジスタ１０ａｃのコンダクタン
スがＭＯＳトランジスタ１０ａｄのコンダクタンスより
も大きくなり、ＭＯＳトランジスタ１０ａｃがＭＯＳト
ランジスタ１０ａｄよりも多くの電流を流す。このＭＯ
Ｓトランジスタ１０ａｃを流れる電流はＭＯＳトランジ
スタ１０ａａから供給される。ＭＯＳトランジスタ１０
ａａおよび１０ａｂはカレントミラー回路を構成してお
り、ＭＯＳトランジスタ１０ａａおよび１０ａｂには同
じ大きさの電流が流れる（ＭＯＳトランジスタ１０ａａ
および１０ａｂのサイズは同じ）。ＭＯＳトランジスタ
１０ａｄは、このＭＯＳトランジスタ１０ａｂから供給
される電流をすべて放電することができず、ドライブト
ランジスタ１０ｃのゲート電位が上昇する。

【００１３】一方、内部電源電圧ＩＮＴＶｃｃが基準電
圧Ｖｒｅｆよりも低い場合には、ＭＯＳトランジスタ１
０ａｃのコンダクタンスは、ＭＯＳトランジスタ１０ａ
ｄのコンダクタンスよりも小さくなり、ＭＯＳトランジ
スタ１０ａｃを流れる電流は、ＭＯＳトランジスタ１０
ａｄを流れる電流よりも小さくなる。ＭＯＳトランジス
タ１０ａｂを介して供給される電流がこのＭＯＳトラン
ジスタ１０ａｃを介して流れる電流と同じ大きさとな
り、ＭＯＳトランジスタ１０ａｄはこのＭＯＳトランジ
スタ１０ａｂから供給される電流を放電し、このＭＯＳ
トランジスタ１０ａｄのドレインの電位が低下し、応じ
てドライブトランジスタ１０ｃのコンダクタンスが大き
くなる。

【００１４】この比較回路は、内部電源電圧ＩＮＴＶｃ
ｃが内部電源使用回路１ｃ（図１０参照）により使用さ
れるときに、その電圧レベルの低下を補償するためにド
ライブトランジスタ１０ｃを介して内部電源線２に電流
を供給する。内部電源使用回路１ｃの動作時には、比較
的大きな動作電流（たとえば数十ｍＡ）が流れる。この
大きな消費電流による内部電源電圧ＩＮＴＶｃｃの低下
を確実に補償するために、この比較回路の応答速度は十
分に速くされる。したがって、この電流源トランジスタ
１０ｂには、たとえば数ｍＡ程度の電流が流れ、内部電
源電圧ＩＮＴＶｃｃと基準電圧Ｖｒｅｆの差に従ってド
ライブトランジスタ１０ｃのゲート電位を高速で変化さ
せる。

【００１５】この比較的大きな電流を使用する比較回路
を含む内部降圧回路を、必要とされるときのみ動作させ
ることにより、消費電流の低減を図る。

【００１６】

【発明が解決しようとする課題】図１３は、降圧活性化
信号ＡＣＴ発生部の構成を概略的に示す図である。図１
３において、降圧活性化信号発生部は、ロウアドレスス
トローブ信号／ＲＡＳと電源投入検出信号ＺＰＯＲを受
ける入力バッファ１５と、この入力バッファ１５の出力
信号に従って降圧活性化信号ＡＣＴを発生する降圧活性
化信号発生回路１６を含む。入力バッファ１５は、ロウ
アドレスストローブ信号／ＲＡＳがＬレベルにありかつ
電源投入検出信号ＺＰＯＲがＨレベルのときにＬレベル
の信号を出力するゲート回路１５ａを含む。降圧活性化
信号発生回路１６は、このゲート回路１５ａの出力信号
を反転するインバータ１６ｂを含む。

【００１７】ロウアドレスストローブ信号／ＲＡＳは、
半導体記憶装置がＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）であり、このＤＲＡＭのメモリサイ
クルを規定する。ロウアドレスストローブ信号／ＲＡＳ
がＬレベルの活性状態となると、このＤＲＡＭ内部で内
部電源電圧ＩＮＴＶｃｃを使用して、メモリセル選択動
作が開始される。電源投入検出信号ＺＰＯＲは、外部か
らの電源電圧ＥＸＴＶｃｃが投入され所定の電圧レベル
に到達するかまたは安定状態になったときにＨレベルの
活性状態となる。外部電源電圧ＥＸＴＶｃｃが不安定な
電圧レベルのときに内部回路が動作するのを禁止するた
めにこの電源投入検出信号ＺＰＯＲは用いられる。次
に、この図１３に示す降圧活性化信号発生部の動作を図
１４および図１５に示す波形図を参照して説明する。

【００１８】まず、図１４を参照して、ロウアドレスス
トローブ信号／ＲＡＳがＨレベルに設定された状態で、
外部電源電圧ＥＸＴＶｃｃが半導体記憶装置へ投入され
た場合の動作について説明する。時刻ｔ１において、電
源が投入され、外部電源電圧ＥＸＴＶｃｃの電圧レベル
が上昇する。この電源電圧ＥＸＴＶｃｃの投入に応答し
て、比較回路の内部ノードの充電が行なわれるため、比
較的大きなピーク電流がこの電源投入に従って比較回路
において生じる。図１４において、この比較回路を流れ
る電流を符号Ｉｃで示す。内部ノードが所定レベルに充
電された後は、構成要素であるＭＯＳトランジスタはそ
れぞれ所定の状態（初期状態）に維持され、外部電源電
圧ＥＸＴＶｃｃの上昇に従って内部ノードの電位を上昇
させる。この状態においては、比較回路は安定状態であ
り（初期状態）、比較回路の電流Ｉｃは小さな値で安定
している（信号ＡＣＴはＬレベル）。

【００１９】時刻ｔ２において、外部電源電圧ＥＸＴＶ
ｃｃが所定の電圧レベルに到達し、内部回路を動作させ
ても誤動作が生じる可能性が少なくなると、電源投入検
出信号ＺＰＯＲがＨレベルに立上がる。電源投入検出信
号ＺＰＯＲがＨレベルに立上がっても、ゲート回路１５
ａに与えられるロウアドレスストローブ信号／ＲＡＳは
Ｈレベルであり、ゲート回路１５ａの出力信号はＨレベ
ルであり、したがってインバータ１６ｂから出力される
降圧活性化信号ＡＣＴはＬレベルにある。したがって、
内部降圧回路は非活性状態を維持し、その消費電流は増
加しない。

【００２０】時刻ｔ３において、後に説明するダミーサ
イクルを行なうために、ロウアドレスストローブ信号／
ＲＡＳをＬレベルに立下げる。このロウアドレスストロ
ーブ信号／ＲＡＳの立下がりに応答して、ゲート回路１
５ａからの出力信号がＬレベルに立下がり、応じてイン
バータ１６ｂの出力する降圧活性化信号ＡＣＴがＨレベ
ルとなる。これに応答して、内部降圧回路が活性化さ
れ、比較回路が比較動作を行なう。この降圧活性化信号
ＡＣＴの活性化に従って比較回路の電流源トランジスタ
が導通するため、この比較回路において比較的大きな電
流Ｉｃが流れる。

【００２１】この図１４に示すように、ロウアドレスス
トローブ信号／ＲＡＳをＨレベルに設定した状態で外部
電源電圧ＥＸＴＶｃｃを投入した場合、降圧活性化信号
ＡＣＴは、電源投入時Ｌレベルに保持されており、電源
投入時の内部降圧回路における消費電流はほぼ無視する
ことのできる程度である（リーク電流レベル）。

【００２２】次に、図１５を参照して、ロウアドレスス
トローブ信号／ＲＡＳをＬレベルに設定した状態で電源
投入を行なった場合の動作について説明する。ロウアド
レスストローブ信号／ＲＡＳがＬレベルに設定された状
態で、時刻ｔ１において電源が投入され、外部電源電圧
ＥＸＴＶｃｃの電圧レベルが上昇する。このときも、先
の図１４に示す場合と同様、内部降圧回路の内部ノード
を初期状態に設定するために電流Ｉｃが瞬間的に増加
し、その後定常状態に復帰する。ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルであっても、電源投入検出信
号ＺＰＯＲはＬレベルであり、ゲート回路１５ａの出力
信号はＨレベルであり、応じて降圧活性化信号ＡＣＴは
Ｌレベルにある。

【００２３】時刻ｔ２において、電源電圧ＥＸＴＶｃｃ
が所定の電圧レベルに到達し、内部回路を誤動作させる
ことなく動作させる電圧レベルに到達したと判定される
と、電源投入検出信号ＺＰＯＲがＨレベルに立上がる。
この電源投入検出信号ＺＰＯＲがＨレベルに立上がる
と、ゲート回路１５ａの出力信号がＬレベルに立下が
り、降圧活性化信号ＡＣＴがＨレベルの活性状態とな
る。応じて内部降圧回路が活性化され、その比較回路が
比較動作を行なう。これにより比較回路の電流Ｉｃが通
常の動作時と同様の大きな値となる。したがって、この
ようなロウアドレスストローブ信号／ＲＡＳをＬレベル
にしてＤＲＡＭを活性状態に設定した状態で電源投入を
行なった場合、内部降圧回路が電源投入検出信号ＺＰＯ
Ｒの活性化に従って活性化され、大きな電流を消費し、
電源投入後消費電流が増加するという問題が生じる。

【００２４】それゆえ、この発明の目的は、電源投入直
後の半導体記憶装置の内部降圧回路の消費電流を確実に
低減することのできる半導体記憶装置を提供することで
ある。

【００２５】この発明の他の目的は、メモリサイクル規
定信号としてのロウアドレスストローブ信号の論理レベ
ルにかかわらず、電源投入直後の内部降圧回路における
消費電流を低減することのできる半導体記憶装置を提供
することである。

【００２６】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、降圧活性化信号の活性化に応答して活性化さ
れ、外部からの電源電圧を降圧して内部電源電圧を生成
する内部降圧回路と、この外部電源電圧の投入に応答し
て活性状態となる電源投入検出信号を発生する電源投入
検出回路と、電源投入検出信号の活性化に応答して降圧
活性化信号を非活性状態に保持する制御手段を備える。

【００２７】請求項２に係る半導体記憶装置は、電源投
入検出信号を所定時間遅延して制御手段へ与える遅延手
段をさらに備える。制御手段は、この遅延手段の出力信
号の非活性状態に応答して降圧活性化信号の非活性状態
への保持を停止する手段を含む。

【００２８】請求項３に係る半導体記憶装置は、請求項
１または２の制御手段が、動作サイクル指示信号に応答
して、内部回路を初期状態にリセットするダミーサイク
ルが指示されたことを検出するダミーサイクル検出手段
と、このダミーサイクル検出手段からのダミーサイクル
検出指示信号の活性化に応答して、降圧活性化信号を非
活性状態に保持する動作を停止させる手段をさらに備え
る。

【００２９】請求項４に係る半導体記憶装置は、請求項
３の装置が、動作サイクル指示信号に従って内部降圧回
路を活性化するための活性制御信号を発生する活性制御
信号発生手段をさらに備える。制御手段に含まれる停止
手段は、このダミーサイクル検出指示信号の活性化に応
答して活性制御信号に従って降圧活性化信号を発生する
ゲート回路を含む。

【００３０】請求項５に係る半導体記憶装置は、降圧活
性化信号の活性化に応答して活性化され、外部からの電
源電圧を降圧して内部電源電圧を生成する内部降圧回路
と、外部からの動作サイクル規定信号に応答してこの降
圧活性化信号を活性化するための内部動作活性化信号を
発生するための内部動作活性化信号発生手段と、この外
部電源電圧の投入に応答して活性状態となる電源投入検
出信号を発生する電源投入検出回路と、電源投入検出信
号と動作サイクル規定信号とに応答して、内部回路を初
期状態にリセットするためのダミーサイクルが指示され
たことを検出し、該検出時活性化されるダミーサイクル
検出信号を発生するダミーサイクル検出手段と、このダ
ミーサイクル検出信号が活性化されるまで内部動作活性
化信号に従う降圧活性化信号の発生を停止して、降圧活
性化信号を非活性状態に保持する制御手段を備える。

【００３１】請求項６に係る半導体記憶装置は、請求項
５の装置がさらに、電源投入検出信号を所定時間遅延す
る遅延回路をさらに備える。制御手段は、この遅延回路
の出力信号が活性状態にありかつダミーサイクル検出信
号が非活性状態であることとに応答して、内部動作活性
化信号に従う降圧活性化信号の発生停止および降圧活性
化信号の非活性状態での保持動作を行なう手段を含む。

【００３２】請求項７に係る半導体記憶装置は、請求項
５の制御手段が、電源投入検出信号の活性状態とダミー
サイクル検出信号の非活性状態とに応答して、この内部
動作活性化信号に従う降圧活性化信号の発生停止および
降圧活性化信号の非活性状態での保持動作を行なう手段
を含む。

【００３３】電源投入後、降圧活性化信号を非活性状態
に保持することにより、確実に、内部降圧回路を非活性
状態に保持して、この内部回路での消費電流を抑制する
ことができる。

【００３４】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の要部の構成を示す図である。図１に
おいて、内部降圧回路は、降圧活性化信号ＡＣＴの活性
化時活性化され、外部電源ノード１ａａから内部電源線
２へ電流を供給するアクティブ降圧回路１ｂａと、常時
動作し、外部電源ノード１ａａから内部電源線２へ電流
を供給するスタンバイ降圧回路１ｂｂを含む。スタンバ
イ降圧回路１ｂｂの電流駆動力は十分小さくされ、半導
体記憶装置におけるスタンバイ状態時における内部電源
電圧ＩＮＴＶｃｃの電圧レベルを保持する。アクティブ
降圧回路１ｂａは、降圧活性化信号ＡＣＴの活性化時活
性化され、大きな電流駆動力を持って動作し、内部電源
使用回路動作時における大きな動作電流による内部電源
電圧ＩＮＴＶｃｃの低下を補償する。アクティブ降圧回
路１ｂａの構成は、図１１および図１２に示す構成と同
じであり、降圧活性化信号ＡＣＴの活性化時活性化さ
れ、基準電圧Ｖｒｅｆと内部電源電圧ＩｎｔＶｃｃとを
比較する比較器と、この比較器の出力信号に従って外部
電源ノード１ａａから内部電源線２へ電流を供給する電
流ドライブトランジスタと、降圧活性化信号ＡＣＴの非
活性化時導通し、電流ドライブトランジスタのゲートへ
外部電源電圧を伝達して電流ドライブトランジスタを非
導通状態とするトランジスタとを含む。スタンバイ降圧
回路１ｂｂは、常時動作して基準電圧と内部電源電圧と
を比較する比較器と、この比較器の出力信号に従って外
部電源ノード１ａａから内部電源線２へ電流を供給する
電流ドライブトランジスタを含む。この構成は、図１１
に示す構成において、電流源トランジスタ１０ｂが常時
動作し、またプリチャージトランジスタ１０ｄは設けら
れていない構成と等価である。

【００３５】半導体記憶装置は、さらに、外部電源端子
１ａに結合され、この半導体記憶装置への電源投入を検
出するための電源投入検出回路２０と、この電源投入検
出回路２０からの電源投入検出信号ＺＰＯＲの活性化に
応答してリセットされかつ外部から与えられるロウアド
レスストローブ信号／ＲＡＳに従ってダミーサイクルが
指定されたことを検出するダミーサイクル検出回路２２
と、外部からのロウアドレスストローブ信号／ＲＡＳに
従ってアクティブ降圧回路１ｂａを活性化するための活
性制御信号ＶＤＡＣＴを出力する活性制御信号発生回路
２４と、ダミーサイクル検出信号ＺＰＯＲ８と活性制御
信号ＶＤＡＣＴとを受け、降圧活性化信号ＡＣＴを出力
する制御回路２６を含む。

【００３６】電源投入検出回路２０は、この電源端子１
ａに与えられる外部電源電圧ＥＸＴＶｃｃが一定の電圧
レベルまたは安定状態となると電源投入検出信号ＺＰＯ
Ｒを活性状態のＨレベルとする。

【００３７】ダミーサイクル検出回路２２は、この電源
投入検出回路２０からの電源投入検出信号ＺＰＯＲの活
性化に応答して活性化されて（初期化されて）、ロウア
ドレスストローブ信号／ＲＡＳの活性化に従ってダミー
サイクルが指定されたことを検出し、このダミーサイク
ル指定検出時ダミーサイクル検出信号ＺＰＯＲ８をＨレ
ベルの活性状態へ駆動する。

【００３８】活性制御信号発生回路２４は、ロウアドレ
スストローブ信号／ＲＡＳに同期して活性制御信号ＶＤ
ＡＣＴを活性状態へ駆動する。制御回路２６は、このダ
ミーサイクル検出信号ＺＰＯＲ８と活性制御信号ＶＤＡ
ＣＴを受けるＡＮＤ回路２６ａを含む。したがって、ア
クティブ降圧回路１ｂａへ与えられる降圧活性化信号Ａ
ＣＴは、電源投入後、ダミーサイクル検出信号ＺＰＯＲ
８が活性状態とされるまで、この活性制御信号ＶＤＡＣ
Ｔの状態にかかわらず、非活性状態に保持される。次
に、この図１に示す回路の動作を、図２および図３に示
す波形図を参照して説明する。

【００３９】まず、図２を参照して、ロウアドレススト
ローブ信号／ＲＡＳをＨレベルに設定した状態で電源投
入が行なわれるときの動作について説明する。

【００４０】時刻ｔ１において、電源が投入され、外部
電源電圧ＥＸＴＶｃｃの電圧レベルが上昇する。この外
部電源電圧ＥＸＴＶｃｃの電圧レベルが所定電圧レベル
に到達するかまたは安定状態に到達すると、時刻ｔ２に
おいて、電源投入検出回路２０からの電源投入検出信号
ＺＰＯＲがＨレベルの活性状態となる。ロウアドレスス
トローブ信号／ＲＡＳはＨレベルに保持されているた
め、ダミーサイクル検出回路２２からのダミーサイクル
検出信号ＺＰＯＲ８および活性制御信号発生回路２４か
らの活性制御信号ＶＤＡＣＴはともにＬレベルにある。
したがって、制御回路２６からの降圧活性化信号ＡＣＴ
はＬレベルにあり、アクティブ降圧回路１ｂａは非活性
状態を維持する。スタンバイ降圧回路１ｂｂは、その電
源投入に応答して動作し、内部電源線２に電流を供給
し、内部電源電圧ＩＮＴＶｃｃを所定の電圧レベルにま
で上昇させる。内部回路（内部電源使用回路および外部
電源使用回路両者）は、ロウアドレスストローブ信号／
ＲＡＳがＨレベルにあるため、スタンバイ状態からこの
内部電源電圧および外部電源電圧の上昇に従って内部ノ
ードを初期状態に駆動する。このときの消費電流は、ス
タンバイ降圧回路１ｂｂによりすべて供給される。

【００４１】内部回路を確実に初期状態のスタンバイ状
態に設定するために、ダミーサイクルが実行される。こ
のダミーサイクルにおいては、ロウアドレスストローブ
信号／ＲＡＳがたとえば８回トグルされ、内部でこのロ
ウアドレスストローブ信号／ＲＡＳに関連する回路を動
作させる。ＤＲＡＭにおいては、このロウアドレススト
ローブ信号／ＲＡＳの活性／非活性に従って行選択およ
び内部信号線のプリチャージが行なわれる。したがって
このダミーサイクルを行なうことにより、内部回路の各
信号線および内部ノードを確実にスタンバイ状態時の電
圧レベルにプリチャージすることができる。

【００４２】この図２において、時刻ｔ３においてロウ
アドレスストローブ信号／ＲＡＳがＨレベルからＬレベ
ルに立下げられ、ダミーサイクルが始まる。このダミー
サイクルの開始に従って、ダミーサイクル検出回路２２
からのダミーサイクル検出信号ＺＰＯＲ８がＨレベルの
活性状態となり、制御回路２６は活性制御信号発生回路
２４からの活性制御信号ＶＤＡＣＴに従って降圧活性化
信号ＡＣＴを変化させる。この活性制御信号ＶＤＡＣＴ
はロウアドレスストローブ信号／ＲＡＳに同期する信号
である。したがってこのダミーサイクルにおいて、ロウ
アドレスストローブ信号／ＲＡＳの活性／非活性に従っ
て活性制御信号ＶＤＡＣＴが活性／非活性状態となり、
応じて降圧活性化信号ＡＣＴが活性／非活性状態とな
る。これにより、アクティブ降圧回路１ｂａがこの降圧
活性化信号ＡＣＴに従って活性／非活性化され、ダミー
サイクルにおける内部回路動作時における大きな動作電
流による内部電源電圧ＩＮＴＶｃｃの電圧レベルの低下
を補償する。これにより、ダミーサイクル時における内
部電源電圧ＩＮＴＶｃｃの低下による内部回路の誤動作
による内部信号線および内部ノードの誤った電位レベル
へのプリチャージを防止する。

【００４３】ダミーサイクルが指定される時刻ｔ３ま
で、降圧活性化信号ＡＣＴは確実に非活性状態に保持さ
れる。したがって、この間アクティブ降圧回路１ｂａを
非活性状態とすることができ、電源投入時においてアク
ティブ降圧回路１ｂａにおける消費電流は低減すること
ができる。

【００４４】次に、図３を参照して、ロウアドレススト
ローブ信号／ＲＡＳがＬレベルに設定された状態で電源
投入が行なわれた場合の動作について説明する。

【００４５】ロウアドレスストローブ信号／ＲＡＳをＬ
レベルに設定した状態で、時刻ｔ１において電源が投入
される。この電源投入に従って外部電源電圧ＥＸＴＶｃ
ｃの電圧レベルが上昇すると、活性制御信号発生回路２
４からの活性制御信号ＶＤＡＣＴの電圧レベルも上昇す
る。時刻ｔ２において、外部電源電圧ＥＸＴＶｃｃが所
定電圧レベルに到達するかまたは安定状態になると、電
源投入検出信号ＺＰＯＲがＨレベルとなる。活性制御信
号ＶＤＡＣＴもＨレベルに保持される。ダミーサイクル
検出信号ＺＰＯＲ８がＬレベルの非活性状態にあるた
め、制御回路２６からの降圧活性化信号ＡＣＴはＬレベ
ルの非活性状態を維持し、応じてアクティブ降圧回路１
ｂａも非活性状態を維持する。スタンバイ降圧回路１ｂ
ｂが、この外部電源ノード１ａａから内部電源線２へ電
流を供給して、内部電源電圧ＩＮＴＶｃｃを所定電圧レ
ベルにまで上昇させる。

【００４６】ダミーサイクルを行なうために、一旦ロウ
アドレスストローブ信号／ＲＡＳがＨレベルに設定され
ると、応じて活性制御信号ＶＤＡＣＴがＬレベルに低下
する。時刻ｔ３におい、ダミーサイクルが始まり、ロウ
アドレスストローブ信号／ＲＡＳが複数回（８回）Ｈレ
ベルとＬレベルの間でトグルされる。この時刻ｔ３にお
けるロウアドレスストローブ信号／ＲＡＳの立下がりに
応答して、ダミーサイクル検出信号ＺＰＯＲ８がＨレベ
ルの活性状態となり、制御回路２６は、活性制御信号Ｖ
ＤＡＣＴに従って降圧活性化信号ＡＣＴを変化させる。
このように、ダミーサイクルにおいて内部回路動作時
（ロウアドレスストローブ信号／ＲＡＳの活性状態）
に、アクティブ降圧回路１ｂａが活性化され、この内部
回路動作時における動作電流による内部電源電圧ＩＮＴ
Ｖｃｃの低下を抑制する。

【００４７】この図３に示すように、たとえばシステム
電源立上げ時等において、メモリコントローラが誤って
初期設定され、ロウアドレスストローブ信号／ＲＡＳが
Ｌレベルに設定された状態で、この半導体記憶装置への
電源投入が行なわれても、電源投入直後は、確実に降圧
活性化信号ＡＣＴは非活性状態に保持され、電源投入直
後のアクティブ降圧回路１ｂａにおける消費電流を低減
することができる。

【００４８】すなわち、この発明の実施の形態１に従え
ば、電源投入直後からダミーサイクルが行なわれるまで
の期間、ロウアドレスストローブ信号／ＲＡＳの論理レ
ベルにかかわらず、確実にアクティブ降圧回路１ｂａの
動作を停止させ、その消費電流を低減することができ
る。

【００４９】図４（Ａ）は、図１に示す電源投入検出回
路２０の構成の一例を示す図である。図４（Ａ）におい
て、電源投入検出回路２０は、電源ノード１ａとノード
２０ｂの間に接続される抵抗素子２０ａと、ノード２０
ｂと接地ノードの間に接続される容量素子２０ｃと、ノ
ード２０ｂ上の電位を受けるインバータ２０ｄと、イン
バータ２０ｄの出力信号を受けて、電源投入検出信号Ｚ
ＰＯＲを出力するインバータ２０ｅを含む。これらのイ
ンバータ２０ｄおよび２０ｅは、外部電源電圧ＥＸＴＶ
ｃｃを一方動作電源電圧として動作する。次に、この図
４（Ａ）に示す電源投入検出回路２０の動作を、その動
作波形図である図４（Ｂ）を参照して説明する。

【００５０】時刻ｔ０において電源が投入され、電源ノ
ード１ａの外部電源電圧ＥＸＴＶｃｃの電圧レベルが上
昇する。この外部電源電圧ＥＸＴＶｃｃの電圧上昇に従
って、容量素子２０ｃが抵抗素子２０ａを介して充電さ
れ、ノード２０ｂの電位レベルが緩やかに上昇する。こ
のノード２０ｂの電位上昇速度は、抵抗素子２０ａの抵
抗値および容量素子２０ｃの容量値により決定される。
このノード２０ｂの電位レベルがＬレベルの間、インバ
ータ２０ｄの出力信号は外部電源電圧の上昇に従ってＨ
レベルとなり、応じて電源投入検出信号ＺＰＯＲはＬレ
ベルを維持する。

【００５１】時刻ｔ１において、ノード２０ｂの電位レ
ベルがインバータ２０ｄの入力論理しきい値よりも高く
なると、インバータ２０ｄの出力信号がＬレベルとな
り、応じてインバータ２０ｅからの電源投入検出信号Ｚ
ＰＯＲがＨレベルに立上がる。これにより、外部電源電
圧ＥＸＴＶｃｃが所定の電圧レベルに到達すると、電源
投入検出信号ＺＰＯＲがＨレベルの活性状態とされる。

【００５２】なお、図４（Ｂ）において一点鎖線で示す
ように、抵抗素子２０ａの抵抗値および容量素子２０ｃ
の容量値が大きく、ノード２０ｂの電位上昇速度が緩や
かな場合には、外部電源電圧ＥＸＴＶｃｃが所定の電圧
レベル以上となりかつその電圧レベルで安定状態となる
時刻ｔ２において電源投入検出信号ＺＰＯＲがＨレベル
の活性状態となる。この電源投入検出信号ＺＰＯＲが活
性状態とされるタイミングは時刻ｔ１およびｔ２いずれ
であってもよい。

【００５３】図５は、図１に示すダミーサイクル検出回
路２２の構成の一例を示す図である。図５において、ダ
ミーサイクル検出回路２２は、電源投入検出信号ＺＰＯ
Ｒの立上がりに応答して所定の時間幅を有するワンショ
ットのパルス信号を出力するワンショットパルス発生回
路２２ａと、ダミーサイクル検出信号ＺＰＯＲ８の非活
性化時活性化され、ロウアドレスストローブ信号／ＲＡ
Ｓの立下がりに応答してワンショットのパルス信号を発
生するワンショットパルス発生回路２２ｂと、電源投入
検出信号ＺＰＯＲとワンショットパルス発生回路２２ｂ
の出力信号とを受けるＡＮＤ回路２２ｃと、ＡＮＤ回路
２２ｃの出力信号の立上がりに応答してセットされかつ
ワンショットパルス発生回路２２ａの出力信号の立上が
りに応答してリセットされるセット／リセットフリップ
フロップ２２ｄと、このセット／リセットフリップフロ
ップ２２ｄから出力されるダミーサイクル検出信号ＺＰ
ＯＲ８を反転してワンショットパルス発生回路２２ｂへ
与えるインバータ２２ｅを含む。

【００５４】ワンショットパルス発生回路２２ａは、電
源投入検出信号ＺＰＯＲを受ける３段の縦続接続される
インバータ２２ａａ，２２ａｂおよび２２ａｃと、電源
投入検出信号ＺＰＯＲとインバータ２２ａｃの出力信号
とを受けるＡＮＤ回路２２ａｄを含む。このＡＮＤ回路
２２ａｄの出力信号がセット／リセットフリップフロッ
プ２２ｄのリセット入力Ｒへ与えられる。

【００５５】ワンショットパルス発生回路２２ｂは、ロ
ウアドレスストローブ信号／ＲＡＳとインバータ２２ｅ
の出力信号とを受けるＮＡＮＤ回路２２ｂａと、ＮＡＮ
Ｄ回路２２ｂａの出力信号を受けるインバータ２２ｂｂ
と、インバータ２２ｂｂの出力信号を受けるインバータ
２２ｂｃと、ロウアドレスストローブ信号／ＲＡＳとイ
ンバータ２２ｂｃの出力信号とを受けるＮＯＲ回路２２
ｂｄを含む。このＮＯＲ回路２２ｂｄの出力信号がＡＮ
Ｄ回路２２ｃの一方入力へ与えられる。次に動作につい
て簡単に説明する。

【００５６】ワンショットパルス発生回路２２ａにおい
ては、電源投入検出信号ＺＰＯＲがＨレベルに立上がっ
たとき、インバータ２２ａｃの出力信号はまだＨレベル
にあり、したがってＡＮＤ回路２２ａｄの出力信号がＨ
レベルとなる。インバータ２２ａａ〜２２ａｃが有する
遅延時間が経過すると、インバータ２２ａｃの出力信号
がＬレベルとなり、ＡＮＤ回路２２ａｄの出力信号がＬ
レベルとなる。セット／リセットフリップフロップ２２
ｄはリセットされ、ダミーサイクル検出信号ＺＰＯＲ８
を確実にＬレベルの非活性状態に初期設定する。この電
源投入検出信号ＺＰＯＲがＨレベルに立上がると、ＡＮ
Ｄ回路２２ｃがイネーブルされ、ワンショットパルス発
生回路２２ｂの出力信号を通過させる。ロウアドレスス
トローブ信号／ＲＡＳがＨレベルのときには、ＮＯＲ回
路２２ｂｄの出力信号はＬレベルである。また、ロウア
ドレスストローブ信号／ＲＡＳがＬレベルのときには、
ＮＡＮＤ回路２２ｂａの出力信号はＨレベルであり、応
じてＮＯＲ回路２２ｂｄの出力信号はＬレベルとなる。
したがって、電源投入時、ロウアドレスストローブ信号
／ＲＡＳがＨレベルおよびＬレベルいずれに設定されて
いても、ＡＮＤ回路２２ｃの出力信号はＬレベルであ
り、セット／リセットフリップフロップ２２ｄはリセッ
ト状態を維持する。ロウアドレスストローブ信号／ＲＡ
ＳがＨレベルからＬレベルに立下がると、インバータ２
２ｂｃの出力信号はその時Ｌレベルにあるため、ＮＯＲ
回路２２ｂｄの出力信号がＨレベルとなり、ＡＮＤ回路
２２ｃの出力信号が応じてＨレベルとなり、セット／リ
セットフリップフロップ２２ｄがセットされ、ダミーサ
イクル検出信号ＺＰＯＲ８がＨレベルの活性状態とな
る。ＮＡＮＤ回路２２ｂａ、インバータ２２ｂｂおよび
インバータ２２ｂｃの有する遅延時間が経過すると、イ
ンバータ２２ｂｃの出力信号がＨレベルとなり、ＮＯＲ
回路２２ｂｄの出力信号がＬレベルとなる。一方、この
ダミーサイクル検出信号ＺＰＯＲ８がＨレベルに立上が
ると、インバータ２２ｅの出力信号がＬレベルとなり、
ワンショットパルス発生回路２２ｂのＮＡＮＤ回路２２
ｂａの出力信号はＨレベルに固定される。これにより、
ダミーサイクル検出信号ＺＰＯＲ８が活性状態とされた
後は、このワンショットパルス発生回路２２ｂは非活性
状態とされる。以後のダミーサイクルおよび通常動作サ
イクル時においてロウアドレスストローブ信号／ＲＡＳ
がＨレベルからＬレベルへ変化しても、このワンショッ
トパルス発生回路２２ｂの出力信号はＬレベルを維持す
る。これにより、ダミーサイクルが行なわれた後、この
ワンショットパルス発生回路２２ｂのパルス発生動作を
停止させて、その消費電流を低減する。

【００５７】図６は、図１に示す活性制御信号発生回路
２４の構成の一例を示す図である。図６において、活性
制御信号発生回路２４は、外部からのロウアドレススト
ローブ信号／ＲＡＳを受けるインバータ２４ａと、この
インバータ２４ａの出力信号を受けて活性制御信号ＶＤ
ＡＣＴを出力するインバータ２４ｂを含む。この図６に
示す活性制御信号発生回路２４は、実質的に、外部から
与えられるロウアドレスストローブ信号／ＲＡＳをバッ
ファ処理して内部ロウアドレスストローブ信号を生成す
るＲＡＳバッファである。したがって、この降圧活性化
信号ＶＤＡＣＴを、内部ロウアドレスストローブ信号と
して用いて、他のＲＡＳ系回路、すなわちロウアドレス
ストローブ信号／ＲＡＳに従って動作する回路へ与えれ
ば、これらのＲＡＳ系回路を確実に電源投入時スタンバ
イ状態に設定することができ、電源投入直後これらのＲ
ＡＳ系回路が活性状態となって大きな動作電流が流れる
のを防止することができる。これらのＲＡＳ系回路とし
ては、外部からのロウアドレス信号を取込み内部ロウア
ドレス信号を生成するロウアドレスバッファ、ワード線
を選択状態へ駆動するデコーダ／ワードドライバ、およ
び選択メモリセルのデータの検知および増幅を行なうセ
ンスアンプ回路、および各ビット線対を所定電位にプリ
チャージするビット線プリチャージ回路などがある。

【００５８】以上のように、この発明の実施の形態１に
従えば、電源投入直後、ダミーサイクルが行なわれるま
で、降圧活性化信号を非活性状態に保持するように構成
しているため、電源投入直後における内部降圧回路の消
費電流を確実に抑制することができる。

【００５９】［実施の形態２］図７は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図７においては、アクティブ降圧回路を活性／非
活性化するための降圧活性化信号ＡＣＴを発生する部分
の構成のみを示す。図７において、降圧活性化信号発生
部は、外部電源ノード（端子）１ａ上の外部電源電圧Ｅ
ＸＴＶｃｃの投入に従って、電源投入検出信号ＺＰＯＲ
を出力する電源投入検出回路２０と、この電源投入検出
信号ＺＰＯＲに従ってリセットされかつ活性化され、か
つ外部からのロウアドレスストローブ信号／ＲＡＳに従
ってダミーサイクルが指定されたことを検出するダミー
サイクル検出回路２２と、外部からのロウアドレススト
ローブ信号／ＲＡＳに従ってアクティブ降圧回路を活性
化するための活性制御信号ＶＤＡＣＴを出力する活性制
御信号発生回路２４を含む。これらの電源投入検出回路
２０、ダミーサイクル検出回路２２、および活性制御信
号発生回路２４の構成は、実施の形態１に示すものと同
じである。

【００６０】降圧活性化信号発生部は、さらに、電源投
入検出信号ＺＰＯＲを所定時間遅延する遅延回路３０
と、遅延回路３０の出力する遅延電源投入検出信号ＺＰ
ＯＲＤとダミーサイクル検出回路２２からのダミーサイ
クル検出信号ＺＰＯＲ８を受けるゲート回路３２と、ゲ
ート回路３２の出力する降圧動作停止指示信号ＳＴＶＤ
Ｃと活性制御信号発生回路２４からの活性制御信号ＶＤ
ＡＣＴを受けるＡＮＤ回路３４を含む。ＡＮＤ回路３４
から、アクティブ降圧回路（図１参照）を活性化するた
めの降圧活性化信号ＡＣＴが出力される。

【００６１】ゲート回路３２は、遅延回路３０の出力す
る遅延電源投入検出信号ＺＰＯＲＤがＨレベルであり、
かつダミーサイクル検出回路２２からのダミーサイクル
検出信号ＺＰＯＲ８がＬレベルのときにのみ降圧動作停
止指示信号ＳＴＶＤＣをＬレベルに設定する。次に、こ
の図７に示す降圧活性化信号発生部の動作を図８および
図９に示す波形図を参照して説明する。

【００６２】まず、図８を参照して、ロウアドレススト
ローブ信号／ＲＡＳをＨレベルに設定して電源投入を行
なうときの動作について説明する。

【００６３】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳをＨレベルに設定した状態で、電源投入
が行なわれ、外部電源電圧ＥＸＴＶｃｃの電圧レベルが
上昇する。この外部電源電圧ＥＸＴＶｃｃの電源投入に
従って内部ノードの電位が上昇するが、電源投入検出回
路２０の出力信号ＺＰＯＲＤおよびダミーサイクル検出
回路２２の出力するダミーサイクル検出信号ＺＰＯＲ８
はＬレベルであり、ゲート回路３２の出力する信号ＳＴ
ＶＤＣは内部電源電圧または外部電源電圧の電圧上昇に
従ってその電圧レベルが上昇する。

【００６４】時刻ｔ１において、外部電源電圧ＥＸＴＶ
ｃｃが所定の電圧レベルに到達するかまたは安定状態と
なると、電源投入検出回路２０からの電源投入検出信号
ＺＰＯＲがＨレベルに立上がる。このときまだ、遅延回
路３０の出力する遅延電源投入検出信号ＺＰＯＲＤはＬ
レベルであり、信号ＳＴＶＤＣはＨレベルにある。活性
制御信号発生回路２４は、ロウアドレスストローブ信号
／ＲＡＳがＨレベルであるため、Ｌレベルの活性制御信
号ＶＤＡＣＴを出力する。したがってまだ、降圧活性化
信号ＡＣＴはＬレベルにある。

【００６５】遅延回路３０が有する遅延時間が経過する
と、この遅延電源投入検出信号ＺＰＯＲＤがＨレベルに
立上がる。このとき、ダミーサイクルはまだ行なわれて
いない場合には、ダミーサイクル検出回路２２からのダ
ミーサイクル検出信号ＺＰＯＲ８はＬレベルにある。し
たがって、時刻ｔ２において、遅延電源投入検出信号Ｚ
ＰＯＲＤがＨレベルに立上がると、ゲート回路３２から
の降圧動作停止指示信号ＳＴＶＤＣはＬレベルに立下が
り、ＡＮＤ回路３４はディスエーブルされ、降圧活性化
信号ＡＣＴを非活性状態に保持する。

【００６６】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がり、ダミーサイクルが行なわれると、ダ
ミーサイクル検出信号ＺＰＯＲ８がＨレベルに立上が
り、降圧動作停止指示信号ＳＴＶＤＣが応じてＨレベル
に立上がり、降圧活性化信号ＡＣＴがこの活性制御信号
発生回路２４からの活性制御信号ＶＤＡＣＴに従って変
化する。ダミーサイクル実行時において、内部回路が動
作したとき、アクティブ降圧回路が活性化され、大きな
動作電流による内部電源電圧の低下を補償し、確実に内
部信号線および内部ノードを所定電位レベルに設定する
ことができる。

【００６７】次に、図９を参照して、ロウアドレススト
ローブ信号／ＲＡＳをＬレベルに設定した状態で電源投
入を行なったときの動作について説明する。

【００６８】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳをＬレベルに設定した状態で電源投入が
行なわれ、外部電源電圧ＥＸＴＶｃｃの電圧レベルが上
昇する。この状態において、遅延回路３０の出力する信
号ＺＰＯＲＤはＬレベルであるため、ゲート回路３２か
らの信号ＳＴＶＤＣの電圧レベルがこの外部電源電圧Ｅ
ＸＴＶｃｃの電圧レベルの上昇に応じて上昇する。ま
た、ロウアドレスストローブ信号／ＲＡＳもＬレベルに
設定されているため、活性制御信号発生回路２４からの
活性制御信号ＶＤＡＣＴもその電圧レベルが外部電源電
圧に応じて上昇する。

【００６９】時刻ｔ１において、外部電源電圧ＥＸＴＶ
ｃｃが所定の電圧レベルに到達するかまたは安定状態に
達すると、電源投入検出回路２０からの電源投入検出信
号ＺＰＯＲがＨレベルに立上がり、ダミーサイクル検出
回路２２がリセットされかつ活性化される。信号ＳＴＶ
ＤＣおよびＶＤＡＣＴがともに所定電位以上のＨレベル
となると、ＡＮＤ回路３４からの降圧活性化信号ＡＣＴ
がＨレベルとなる。図９において、この電源投入検出信
号ＺＰＯＲの活性化に従って降圧活性化信号ＡＣＴがＨ
レベルに立上がるように示される。この電源投入検出信
号ＺＰＯＲの立上がりに応答して、降圧活性化信号ＡＣ
Ｔを活性状態とするためには、単にＡＮＤ回路３４に対
し、電源投入検出信号ＺＰＯＲを追加的に与えればよ
い。これにより、外部電源電圧ＥＸＴＶｃｃの安定化時
に、確実にアクティブ降圧回路を活性状態とすることが
できる。一点鎖線で示すように時刻ｔ０の電源投入直後
から活性制御信号ＡＣＴの電圧レベルが上昇してもよ
い。

【００７０】時刻ｔ１における降圧活性化信号ＡＣＴの
活性化に従って、アクティブ降圧回路（図１参照）が活
性化され、内部電源線に電流を供給し、内部電源電圧を
確実に安定状態へ駆動するかまたは高速で内部電源電圧
を所定電圧レベルに設定する。

【００７１】遅延回路３０が有する遅延時間が経過する
と、遅延電源投入検出信号ＺＰＯＲＤがＨレベルに立上
がり、ゲート回路３２からの降圧動作停止指示信号ＳＴ
ＶＤＣがＬレベルとなり、応じて降圧活性化信号ＡＣＴ
もＬレベルに駆動される。これにより、アクティブ降圧
回路が非活性状態となり、電流消費が停止される。

【００７２】ダミーサイクルを行なう前に、ロウアドレ
スストローブ信号／ＲＡＳがＨレベルに駆動され、応じ
て活性制御信号ＶＤＡＣＴがＬレベルになる。

【００７３】時刻ｔ３において、ロウアドレスストロー
ブ信号／ＲＡＳがＨレベルからＬレベルへ降下し、ダミ
ーサイクルが始まると、ダミーサイクル検出回路２２か
らのダミーサイクル検出信号ＺＰＯＲ８がＨレベルに立
上がり、応じて降圧動作停止指示信号ＳＴＶＤＣがＨレ
ベルとなり、ＡＮＤ回路３４をイネーブルする。これに
よりダミーサイクル期間、ロウアドレスストローブ信号
／ＲＡＳに従って活性制御信号ＶＤＡＣＴ発生され、こ
の活性制御信号ＶＤＡＣＴに同期して、降圧活性化信号
ＡＣＴが活性／非活性化される。

【００７４】図９に見られるように、ロウアドレススト
ローブ信号／ＲＡＳをＬレベルに設定して電源投入を行
なった場合、時刻ｔ１からｔ２の間、降圧活性化信号Ａ
ＣＴが活性化され、アクティブ降圧回路が動作して電流
を消費する。しかしながら、遅延回路からの遅延電源投
入検出信号ＺＰＯＲＤがＨレベルとなると、ダミーサイ
クルが行なわれるまで、降圧活性化信号ＡＣＴは非活性
状態にあり、アクティブ降圧回路は非活性状態にある。
したがって、時刻ｔ２から時刻ｔ３までの間、アクティ
ブ降圧回路における消費電流は生じず、従来に比べて、
消費電流を低減することができる。また遅延回路による
遅延電源投入検出信号により、アクティブ降圧回路を電
源投入直後活性化することにより、内部電源電圧を確実
に安定状態へ駆動することができる。

【００７５】なお、アクティブ降圧回路を制御するため
の降圧活性化信号ＡＣＴのＨレベルは外部電源電圧ＥＸ
ＴＶｃｃレベルである。これを実現するために、先の実
施の形態１および２において、電源投入検出回路２０、
ダミーサイクル検出回路２２および活性制御信号発生回
路２４などの各部は、すべて外部電源電圧ＥＸＴＶｃｃ
を一方動作電源電圧として動作するように構成されても
よい。また、これに代えて、降圧活性化信号ＡＣＴを出
力するＡＮＤ回路２６ａおよび３４において、レベル変
換機能が設けられ、内部電源電圧レベルの信号が外部電
源電圧レベルの信号に変換されるように構成されてもよ
い。

【００７６】なお、図７に示す構成において、遅延回路
３０の有する遅延時間が経過する前に、ダミーサイクル
が行なわれた場合、ゲート回路３２の出力する降圧動作
停止指示信号ＳＴＶＤＣは、ダミーサイクル検出信号Ｚ
ＰＯＲ８の活性化に従ってＨレベルとなる。したがっ
て、この場合においては、ダミーサイクル時において、
アクティブ降圧回路を動作させることができる。

【００７７】以上のように、この発明の実施の形態２に
従えば、電源投入後、遅延回路を用いて、ダミーサイク
ルが行なわれなければ、この遅延時間の間、降圧回路を
動作可能としている。したがって、ロウアドレスストロ
ーブ信号がＬレベルの状態で電源投入が行なわれた場
合、アクティブ降圧回路をこの間動作させて、内部電源
電圧を安定化させることができる。また、電源投入時、
ロウアドレスストローブ信号／ＲＡＳがＨレベルおよび
Ｌレベルいずれの状態に設定されていても、ダミーサイ
クルが行なわれる前の期間、降圧活性化信号は非活性状
態とされるため、アクティブ降圧回路における消費電流
を低減することができる。

【００７８】なお、上述の説明においては、ロウアドレ
スストローブ信号／ＲＡＳに従って、アクティブ降圧回
路を駆動する活性制御信号ＶＤＡＣＴを出力している。
しかしながら、メモリサイクルを規定する信号（スタン
バイサイクルとアクティブサイクルを規定する信号）で
あれば、このロウアドレスストローブ信号／ＲＡＳに代
えて用いることができる。

【００７９】

【発明の効果】以上のように、この発明に従えば、電源
投入後ダミーサイクルが行なわれるまで、内部降圧回路
の活性／非活性を制御する降圧活性化信号を非活性状態
に保持しているため、内部降圧回路の消費電流を低減す
ることができる。

【００８０】すなわち、請求項１に係る発明に従えば、
外部電源電圧の投入に応答して活性化される電源投入検
出信号の活性化に従って内部降圧回路を活性化するため
の降圧活性化信号を非活性状態に保持しているため、電
源投入直後内部降圧回路の動作を停止させることがで
き、消費電流を低減することができる。

【００８１】請求項２に係る発明に従えば、電源投入検
出信号を所定時間遅延しており、この遅延信号の非活性
状態のときには、降圧活性化信号の非活性状態への保持
動作を停止しているため、この期間、降圧活性化信号を
活性化することができ、内部電源電圧の安定化を図るこ
とができる。また、この遅延時間経過後は、降圧活性化
信号を非活性状態に保持しており、消費電流の発生は抑
制される。

【００８２】請求項３に係る発明に従えば、ダミーサイ
クルが検出されると、降圧活性化信号を非活性状態に保
持する動作を停止させているため、このダミーサイクル
実行前までの間、確実に降圧活性化信号を非活性状態に
保持して、内部降圧回路の動作を停止させることがで
き、消費電流を低減することができる。また、ダミーサ
イクル実行時、大きな動作電流を、内部降圧回路を活性
化させることにより安全に供給することができ、安定に
ダミーサイクルを行なうことができる。

【００８３】請求項４に係る発明に従えば、ダミーサイ
クル検出時外部からの動作サイクル指示信号に従って活
性／非活性される活性制御信号に基づいて、降圧活性化
信号発生をしており、ダミーサイクル実行以後、外部か
らの信号に従って、内部動作状況に合わせて、内部降圧
回路の活性／非活性化を確実に行なうことができる。

【００８４】請求項５に係る発明に従えば、電源投入後
ダミーサイクルが行なわれるまでの間、降圧活性化信号
を非活性状態に保持しており、内部降圧回路における消
費電流を低減することができる。

【００８５】請求項６に係る発明に従えば、電源投入検
出信号の遅延信号に従って、この降圧活性化信号の非活
性状態保持動作を遅らせており、遅延時間の間、内部降
圧回路を活性化することができ、内部降圧回路動作時に
おいては、内部電源電圧の安定化を図ることができる。
またダミーサイクル実行前においては、確実に消費電流
を低減することができ、また内部電源投入後、選択的に
内部降圧回路をダミーサイクル実行前に活性化すること
ができ、内部電源電圧を安定化することができる。

【００８６】請求項７に係る発明に従えば、電源投入検
出信号の活性状態とダミーサイクル検出信号の非活性状
態の時に、降圧活性化信号を非活性状態に保持してお
り、電源投入後確実にダミーサイクルが行なわれるま
で、内部降圧回路の動作を停止させることができ、消費
電流を低減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示すブロック図である。

【図２】 図１に示す回路の動作を示す信号波形図であ
る。

【図３】 図１に示す回路の動作を示す信号波形図であ
る。

【図４】 （Ａ）は、図１に示す電源投入検出回路の構
成の一例を示し、（Ｂ）はその動作波形を示す図であ
る。

【図５】 図１に示すダミーサイクル検出回路の構成の
一例を示す図である。

【図６】 図１に示す活性制御信号発生回路の構成の一
例を示す図である。

【図７】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図８】 図７に示す回路の動作を示す信号波形図であ
る。

【図９】 図７に示す回路の動作を示す信号波形図であ
る。

【図１０】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図１１】 図１０に示す内部降圧回路の構成を概略的
に示す図である。

【図１２】 図１１に示す比較回路の構成の一例を示す
図である。

【図１３】 図１１および図１２に示す降圧活性化信号
発生部の構成の一例を示す図である。

【図１４】 図１３に示す回路の動作波形図である。

【図１５】 図１３に示す回路の動作を示す信号波形図
である。

【符号の説明】 １ａ 外部電源ノード、２０ 電源投入検出回路、２２
ダミーサイクル検出回路、２４ 活性制御信号発生回
路、２６ 制御回路、１ａ 内部降圧回路、１ｂ アク
ティブ降圧回路、３２ ゲート回路、３４ ＡＮＤ回
路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 降圧活性化信号の活性化に応答して活性
   化され、外部からの電源電圧を降圧して内部電源電圧を
   生成する内部降圧回路、 前記外部電源電圧の投入に応答して活性状態となる電源
   投入検出信号を発生する電源投入検出回路、および前記
   電源投入検出信号の活性化に応答して前記降圧活性化信
   号を非活性状態に保持する制御手段を備える、半導体記
   憶装置。
2. 【請求項２】 前記電源投入検出信号を所定時間遅延し
   て前記制御手段へ与える遅延手段をさらに備え、 前記制御手段は、前記遅延手段の出力信号の非活性状態
   に応答して前記降圧活性化信号の非活性状態への保持を
   停止する手段を含む、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記制御手段は、 動作サイクル指示信号に応答して内部回路を初期状態に
   リセットするダミーサイクルが指示されたことを検出す
   るダミーサイクル検出手段と、 前記ダミーサイクル検出手段からのダミーサイクル検出
   指示信号の活性化に応答して、前記降圧活性化信号を非
   活性状態に保持する動作を停止させる手段をさらに備え
   る、請求項１または２記載の半導体記憶装置。
4. 【請求項４】 前記動作サイクル指示信号に従って前記
   内部降圧回路を活性化するための活性制御信号を発生す
   る活性制御信号発生手段をさらに備え、 前記制御手段に含まれる停止手段は、前記ダミーサイク
   ル検出指示信号の活性化に応答して前記活性制御信号に
   従って前記降圧活性化信号を発生するゲート回路を含
   む、請求項３記載の半導体記憶装置。
5. 【請求項５】 降圧活性化信号の活性化に応答して活性
   化され、外部からの電源電圧を降圧して内部電源電圧を
   生成する内部降圧回路、 外部からの動作サイクル規定信号に応答して前記降圧活
   性化信号を活性化するための内部動作活性化信号を発生
   するための内部動作活性化信号発生手段、 前記外部電源電圧の投入に応答して活性状態となる電源
   投入検出信号を発生する電源投入検出回路、 前記電源投入検出信号と前記動作サイクル規定信号とに
   応答して、内部回路を初期状態にリセットするためのダ
   ミーサイクルが指示されたことを検出し、該検出時活性
   化されるダミーサイクル検出信号を発生するダミーサイ
   クル検出手段、および前記ダミーサイクル検出信号を受
   け、前記ダミーサイクル検出信号が活性化されるまで前
   記内部動作活性化信号に従う前記降圧活性化信号の発生
   を停止して前記降圧活性化信号を非活性状態に保持する
   制御手段を備える、半導体記憶装置。
6. 【請求項６】 前記電源投入検出信号を所定時間遅延す
   る遅延回路をさらに備え、 前記制御手段は、前記遅延回路の出力信号の活性状態と
   前記ダミーサイクル検出信号の非活性状態とに応答し
   て、前記内部動作活性化信号に従う降圧活性化信号の発
   生の停止および前記降圧活性化信号の非活性状態での保
   持動作を行なう手段を含む、請求項５記載の半導体記憶
   装置。
7. 【請求項７】 前記制御手段は、前記電源投入検出信号
   の活性状態と前記ダミーサイクル検出信号の非活性状態
   とに応答して、前記内部動作活性化信号に従う降圧活性
   化信号の発生停止および前記降圧活性化信号の非活性状
   態での保持動作を行なう手段を含む、請求項５記載の半
   導体記憶装置。