KR20180000206A - 액티브 제어 회로, 이를 이용하는 내부 전압 생성 회로, 메모리 장치 및 시스템 - Google Patents

액티브 제어 회로, 이를 이용하는 내부 전압 생성 회로, 메모리 장치 및 시스템 Download PDF

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Abstract

메모리 장치는 액티브 제어 회로 및 내부 전압 생성 회로를 포함할 수 있다. 상기 액티브 제어 회로는 노멀 액티브 신호가 인에이블되더라도 제 2 외부 전원전압의 레벨이 안정화된 이후에 내부 액티브 신호를 생성할 수 있다. 상기 내부 전압 생성 회로는 상기 내부 액티브 신호에 기초하여 제 1 외부 전원전압으로부터 내부 전압을 생성할 수 있다.

Description

액티브 제어 회로, 이를 이용하는 내부 전압 생성 회로, 메모리 장치 및 시스템 {ACTIVE CONTROL CIRCUIT, INTERNAL VOLTAGE GENERATION CIRCUIT, MEMORY APPARATUS AND SYSTEM USING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 액티브 제어 회로, 이를 이용하는 내부 전압 생성 회로, 메모리 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 외부 전원을 공급받아 동작할 수 있다. 몇몇 메모리 장치들은 하나 이상의 외부 전원을 수신하여 동작할 수 있다. 플래쉬 메모리와 같은 비휘발성 메모리 장치는 다양한 로직 회로를 포함하고 있는데, 일반적으로 외부 장치로부터 데이터를 수신하거나, 회부 장치로 데이터를 출력하기 위한 데이터 입출력 로직 회로 또는 인터페이스 회로와 그 외의 내부 로직 회로를 포함할 수 있다. 정확한 데이터 입출력 동작을 위해, 상기 데이터 입출력 로직 회로가 사용하는 외부 전원과 상기 내부 로직 회로가 사용하는 외부 전원을 분리될 수 있다. 또한, 상기 비휘발성 메모리 장치는 내부 로직 회로를 동작시키기 위해 상기 외부 전원으로부터 내부 전압을 생성하여 사용한다.
본 발명의 실시예는 컨트롤러로부터 수신된 커맨드/어드레스 신호에 기초하여 메모리의 액티브 시점을 개별적으로 조절할 수 있는 액티브 제어 회로, 이를 이용하는 내부 전압 생성 회로, 메모리 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 액티브 제어 회로는 제어신호에 기초하여 외부 전원전압의 레벨이 안정화된 이후에 지연 액티브 신호를 생성하는 액티브 지연기; 및 노멀 액티브 신호 및 상기 지연 액티브 신호에 기초하여 내부 액티브 신호를 생성하는 액티브 신호 생성기를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 제 1 및 제 2 외부 전원전압을 수신하여 동작하는 메모리 장치로서, 상기 제 1 외부 전원전압으로부터 내부 전압을 생성하는 스탠바이 드라이버 및 내부 액티브 신호에 기초하여 상기 제 1 외부 전원전압으로부터 상기 내부 전압을 생성하는 액티브 드라이버를 포함하는 내부 전압 생성 회로; 및 상기 제 2 외부 전원전압의 레벨이 안정화된 후에 상기 내부 액티브 신호를 생성하는 액티브 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 제 1 및 제 2 외부 전원전압을 수신하여 동작하는 복수의 메모리 장치; 및 상기 복수의 메모리 장치로 커맨드/어드레스 신호를 제공하는 컨트롤러를 포함하고, 상기 복수의 메모리 장치는 각각, 상기 제 1 외부 전원전압으로부터 내부 전압을 생성하는 스탠바이 드라이버 및 내부 액티브 신호에 기초하여 상기 제 1 외부 전원전압으로부터 상기 내부 전압을 생성하는 액티브 드라이버를 포함하는 전압 생성 회로; 및 상기 커맨드/어드레스 신호에 기초하여 상기 제 2 외부 전원전압의 레벨이 안정화된 후에 상기 내부 액티브 신호를 생성하는 액티브 제어 회로를 포함할 수 있다.
본 발명의 실시예는 메모리 장치에서 발생하는 피크 전류를 제어하고, 전원전압의 레벨 하강을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 액티브 제어 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 액티브 제어 회로와, 이를 포함하는 메모리 장치 및 시스템의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 액티브 제어 회로의 구성을 보여주는 도면,
도 6은 도 5에 도시된 액티브 제어 회로와, 이를 포함하는 메모리 장치 및 시스템의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블록도,
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블록도,
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도,
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블록도이다.
도 1은 본 발명의 실시예에 따른 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 시스템(1)은 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다. 상기 컨트롤러(110) 및 메모리 장치(120)는 데이터 통신을 수행할 수 있다. 상기 컨트롤러(110)는 상기 메모리 장치(120)와 데이터 통신을 수행하기 위해 상기 메모리 장치(120)의 데이터 입출력 동작을 제어할 수 있다. 상기 메모리 장치(120)는 복수의 메모리를 포함할 수 있다. 도 1에서, 상기 메모리 장치(120)는 제 1 내지 제 3 메모리(130, 140, 150)를 포함하는 것으로 예시되었으나, 메모리의 개수를 한정하려는 것은 아니다. 상기 컨트롤러(110)는 상기 제 1 내지 제 3 메모리(130, 140, 150)를 개별적으로 제어할 수 있다. 상기 제 1 내지 제 3 메모리(130, 140, 150)는 멀티 칩 패키지(Multi Chip Package), 볼 그리드 어레이 패키지(Ball Grid Array Package), 패키지 온 패키지(Package on Package), 칩 온 보드(Chip on Board), 시스템 인 패키지(System in Package), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package), 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package) 등의 형태로 형성되어 단일 메모리 장치(120)를 구성할 수 있다. 또한, 메모리 장치(120)는 메모리 모듈 또는 솔리드 스테이트 드라이버와 같은 데이터 저장 장치로 기능할 수 있다.
예를 들어, 컨트롤러(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 복수의 메모리(130, 140, 150)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 특히, 상기 복수의 메모리(130, 140, 150)는 하나 이상의 외부 전원전압을 공급받아 동작할 수 있다.
상기 컨트롤러(110)는 상기 메모리 장치(120)의 동작을 제어하기 위해 커맨드/어드레스 신호(C/A) 및 데이터(DATA)를 상기 메모리 장치(120)로 제공할 수 있다. 상기 컨트롤러(110)는 상기 제 1 내지 제 3 메모리(130, 140, 150)를 개별적으로 제어할 수 있고, 억세스하려는 메모리로 상기 커맨드/어드레스 신호(C/A)를 개별적으로 제공할 수 있다. 또한, 상기 컨트롤러(110)는 상기 메모리 장치(120)로 제 1 외부 전원전압(VCCE) 및 제 2 외부 전원전압(VCCQ)을 제공할 수 있다. 상기 컨트롤러(110)는 파워 서플라이로부터 전원을 공급받아 상기 제 1 및 제 2 외부 전원전압(VCCE, VCCQ)을 생성할 수 있는 전원 관리 회로를 포함할 수 있다.
상기 제 1 내지 제 3 메모리(130, 140, 150)는 각각 상기 제 1 및 제 2 외부 전원전압(VCCE, VCCQ)을 공급받아 데이터 입출력 동작을 수행할 수 있다. 상기 제 1 내지 제 3 메모리(130, 140, 150)는 각각 상기 컨트롤러로(110)부터 상기 커맨드/어드레스 신호(C/A)를 수신하여 상기 컨트롤러(110)로부터 전송된 데이터(DATA)를 저장하거나, 저장된 데이터를 상기 컨트롤러(110)로 출력할 수 있다.
도 1에서, 상기 제 1 내지 제 3 메모리(130, 140, 150)는 각각 동일한 회로를 포함할 수 있다. 상기 제 1 메모리(130)를 대표적으로 예시하면, 상기 제 1 메모리(130)는 내부 전압 생성 회로(131), 데이터 입출력 회로(132), 데이터 저장 회로(133) 및 파워 업 회로(134)를 포함할 수 있다. 상기 내부 전압 생성 회로(131)는 상기 제 1 외부 전원전압(VCCE)으로부터 내부 전압을 생성할 수 있다. 상기 내부 전압은 상기 제 1 메모리(130)의 내부 로직 회로에서 다양하게 사용될 수 있다. 상기 데이터 입출력 회로(132)는 상기 컨트롤러(110)로부터 전송된 데이터(DATA)를 수신하여 상기 데이터 저장 회로(133)로 수신된 데이터를 저장시키거나, 상기 데이터 저장 회로(133)에 저장된 데이터를 구동하여 상기 컨트롤러(110)로 구동된 데이터(DATA)를 출력할 수 있다. 상기 데이터 입출력 회로(133)는 정확한 데이터 전송을 위해 상기 제 1 외부 전원전압(VCCE)과 별도로 제 2 외부 전원전압(VCCQ)을 공급받아 동작할 수 있다. 즉, 상기 데이터 입출력 회로(133)는 다른 내부 로직 회로들과 다른 전원 도메인을 가질 수 있다. 상기 데이터 저장 회로(133)는 상기 컨트롤러(110)로부터 전송된 데이터(DATA)를 저장할 수 있는 메모리 어레이를 포함할 수 있고, 데이터(DATA)의 저장 및 출력에 필요한 모든 디지털 회로 및 아날로그 회로를 포함할 수 있다. 상기 제 1 메모리(130)는 상기 컨트롤러(110)와 데이터 통신을 수행하기 전에 상기 제 1 외부 전원전압(VCCE)을 먼저 공급받아 내부 전압(VCCI)을 생성할 수 있다. 예를 들어, 리셋 신호 또는 파워 온 리셋 신호 등이 인에이블되면 상기 제 1 메모리(130)는 초기화되고, 이후 상기 제 1 외부 전원전압(VCCE)을 수신하여 상기 내부 전압을 생성할 수 있다. 상기 제 1 메모리(130)가 상기 제 1 외부 전원전압(VCCE)을 공급받고, 내부 로직 회로들의 동작 준비가 완료되면, 상기 제 1 메모리(130)는 상기 제 2 외부 전원전압(VCCQ)을 공급받을 수 있다. 상기 파워 업 회로(134)는 상기 제 2 외부 전원전압(VCCQ)이 파워 업 되었을 때 노멀 액티브 신호를 인에이블 시킬 수 있다. 상기 파워 업 회로(134)는 상기 제 2 외부 전원전압(VCCQ)이 타겟 레벨 보다 낮은 소정의 레벨로 상승되면 상기 노멀 액티브 신호를 생성할 수 있다. 상기 노멀 액티브 신호는 상기 제 1 메모리(130)가 스탠바이 동작 모드에서 액티브 동작 모드로 전환하도록 지시하는 신호일 수 있고, 상기 컨트롤러(110)와 데이터를 입출력할 수 있는 상태로 진입하는 것을 지시하는 신호일 수 있다.
상기 제 1 메모리는 액티브 제어 회로(135)를 더 포함할 수 있다. 상기 액티브 제어 회로(135)는 내부 액티브 신호를 생성할 수 있다. 상기 액티브 제어 회로(135)는 상기 제 2 외부 전원전압(VCCQ)의 레벨이 안정화되었을 때 상기 내부 액티브 신호를 인에이블시킬 수 있다. 상기 액티브 제어 회로(135)는 상기 파워 업 회로(134)로부터 상기 노멀 액티브 신호가 인에이블되더라도 상기 제 2 외부 전원전압(VCCQ)의 레벨이 타겟 레벨에 도달할 때까지 상기 내부 액티브 신호를 인에이블시키지 않을 수 있다. 상기 액티브 제어 회로(135)는 상기 내부 액티브 신호를 생성하여 상기 내부 전압 생성 회로(131)를 제어할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 메모리(200)는 내부 전압 생성 회로(210) 및 액티브 제어 회로(220)를 포함할 수 있다. 상기 메모리(200)는 도 1의 상기 제 1 내지 제 3 메모리(130, 140, 150) 중 어느 하나로 적용될 수 있고, 상기 내부 전압 생성 회로(210) 및 액티브 제어 회로(220)는 각각 상기 내부 전압 생성 회로(131) 및 액티브 제어 회로(135)로 적용될 수 있다. 상기 내부 전압 생성 회로(210)는 상기 제 1 외부 전원전압(VCCE)을 수신하여 내부 전압(VCCI)을 생성할 수 있다. 상기 내부 전압 생성 회로(210)는 액티브 드라이버(211) 및 스탠바이 드라이버(212)를 포함할 수 있다. 상기 액티브 드라이버(211)는 상기 메모리(200)의 액티브 동작 모드에서 상기 제 1 외부 전원전압(VCCE)으로부터 상기 내부 전압(VCCI)을 생성할 수 있다. 상기 액티브 드라이버(211)는 상기 메모리(200)의 스탠바이 동작 모드에서 비활성화되어 상기 내부 전압(VCCI)을 생성하지 않을 수 있다. 상기 스탠바이 드라이버(212)는 상기 메모리(200)의 스탠바이 동작 모드에서 상기 제 1 외부 전원전압(VCCE)으로부터 상기 내부 전압(VCCI)을 생성할 수 있다. 상기 스탠바이 드라이버(212)는 상기 메모리(200)의 액티브 동작 모드에서 비활성화되어 상기 내부 전압(VCCI)을 생성하지 않을 수도 있고, 상기 액티브 드라이버(211)와 함께 계속해서 상기 내부 전압(VCCI)을 생성할 수도 있다. 상기 액티브 드라이버(211) 및 상기 스탠바이 드라이버(212)는 일반적인 전압 생성 회로로 구현될 수 있다. 상기 액티브 드라이버(211)는 상기 스탠바이 드라이버(212)보다 더 큰 구동력을 가질 수 있고, 더 많은 전력을 소모할 수 있다. 상기 액티브 드라이버(211) 및 스탠바이 드라이버(212)는 각각 내부 액티브 신호(CEAN)에 기초하여 동작할 수 있다.
상기 액티브 제어 회로(220)는 상기 내부 액티브 신호(CEAN)를 생성할 수 있다. 상기 액티브 제어 회로(220)는 제어신호(CON) 및 상기 노멀 액티브 신호(CE)에 기초하여 상기 내부 액티브 신호(CEAN)를 생성할 수 있다. 상기 액티브 제어 회로(220)는 제 2 외부 전원전압(VCCQ)의 레벨이 안정화된 이후에 상기 내부 액티브 신호(CEAN)를 인에이블시킬 수 있다. 상기 제 2 외부 전원전압(VCCQ)의 안정화 여부는 상기 제어신호(CON)에 기초하여 결정될 수 있다. 상기 제어신호(CON)는 예를 들어, 상기 제 2 외부 전원전압(VCCQ)이 안정화된 이후에 인에이블될 수 있다. 상기 제어신호(CON)는 예를 들어, 커맨드 래치 인에이블 신호 및 라이트 인에이블 신호를 포함할 수 있다. 상기 커맨드 래치 인에이블 신호 및 라이트 인에이블 신호는 상기 컨트롤러(110)로부터 전송되는 커맨드/어드레스 신호(C/A)에 기초하여 생성될 수 있는 신호이다. 상기 커맨드 래치 인에이블 신호는 예를 들어, 상기 메모리(200)에 포함될 수 있는 CAM(Content Addressable Memory)에 저장된 정보를 리드하기 위한 신호일 있고, 상기 라이트 인에이블 신호는 상기 메모리 장치의 라이트 또는 리드 동작을 위한 신호일 수 있다. 상기 컨트롤러(110)가 상기 메모리(200)를 억세스하기 위해 상기 커맨드/어드레스 신호(C/A)를 전송할 때, 상기 메모리(200)는 상기 커맨드/어드레스 신호(C/A)에 기초하여 상기 커맨드 래치 인에이블 신호 및 상기 라이트 인에이블 신호를 생성할 수 있다. 본 발명의 실시예는 상기 제 2 외부 전원전압(VCCQ)이 타겟 레벨로 안정화될 때까지 충분히 시간이 경과된 이후에 생성될 수 있는 상기 제어신호(CON)를 이용하여 상기 내부 액티브 신호(CEAN)를 생성할 수 있다. 그러나, 기술분야에서 통상의 지식을 가진 자라면 상기 제 2 외부 전원전압(VCCQ)이 안정화되는 것을 직접 감지하고, 감지 결과에 기초하여 상기 내부 액티브 신호(CEAN)를 생성할 수도 있을 것이다.
상기 액티브 드라이버(211)는 상기 내부 액티브 신호(CEAN)에 응답하여 활성화될 수 있다. 상기 액티브 드라이버(211)는 상기 내부 액티브 신호(CEAN)가 인에이블되었을 때, 상기 제 1 외부 전원전압(VCCE)으로부터 상기 내부 전압(VCCI)을 생성할 수 있다. 상기 스탠바이 드라이버(212)는 상기 내부 액티브 신호(CEAN)를 선택적으로 수신할 수 있다. 상기 스탠바이 드라이버(212)는 상기 내부 액티브 신호(CEAN)가 다스에이블되었을 때 상기 제 2 외부 전원전압(VCCE)으로부터 상기 내부 전압(VCCI)을 생성할 수 있다. 상기 스탠바이 드라이버(212)는 상기 내부 액티브 신호(CEAN)가 인에이블되었을 때, 비활성화될 수 있다. 또는, 상기 스탠바이 드라이버(212)는 상기 내부 액티브 신호(CEAN)가 인에이블되더라도 활성화 상태를 유지하여 상기 액티브 드라이버(211)와 함께 상기 내부 전압(VCCI)을 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 액티브 제어 회로(300)의 구성을 보여주는 도면이다. 상기 액티브 제어 회로(300)는 도 1 및 도 2의 액티브 제어 회로(135, 220)로 적용될 수 있다. 도 3에서, 상기 액티브 제어 회로(300)는 액티브 지연기(310) 및 액티브 신호 생성기(320)를 포함할 수 있다. 상기 액티브 지연기(310)는 제어신호(CON)에 기초하여 상기 제 2 외부 전원전압(VCCQ)의 레벨이 안정화된 이후에 지연 액티브 신호(CED)를 생성할 수 있다. 상기 액티브 지연기(310)는 상기 제어신호(CON)가 인에이블되면 상기 지연 액티브 신호(CED)를 인에이블시킬 수 있다. 상기 액티브 지연기(310)는 플립플롭(FF)을 포함할 수 있다. 상기 플립플롭(FF)은 내부 전압(VCCI) 및 상기 제어신호(CON)를 수신하여 상기 지연 액티브 신호(CED)를 출력할 수 있다. 상기 플립플롭(FF)은 상기 제어신호(CON)가 인에이블되었을 때 상기 내부 전압(VCCI)을 상기 지연 액티브 신호(CED)로 출력함으로써, 상기 지연 액티브 신호(CED)를 인에이블시킬 수 있다.
상기 액티브 신호 생성기(320)는 노멀 액티브 신호(CE) 및 상기 지연 액티브 신호(CED)에 기초하여 내부 액티브 신호(CEAN)를 생성할 수 있다. 상기 액티브 신호 생성기(320)는 상기 노멀 액티브 신호(CE)가 인에이블되더라도 상기 지연 액티브 신호(CED)가 인에이블될 때까지 상기 내부 액티브 신호(CEAN)를 인에이블시키지 않을 수 있다. 상기 액티브 신호 생성기(3320)는 상기 노멀 액티브 신호(CE) 및 상기 지연 액티브 신호(CED)가 모두 인에이블되었을 때 상기 내부 액티브 신호(CEAN)를 인에이블시킬 수 있다. 즉, 상기 액티브 신호 생성기(320)는 상기 노멀 액티브 신호(CE)가 인에이블된 후, 상기 지연 액티브 신호(CED)가 인에이블되는 것을 감지하여 상기 내부 액티브 신호(CEAN)를 인에이블시킬 수 있다. 상기 액티브 신호 생성기(320)는 인버터(IV1) 및 낸드 게이트(ND1)를 포함할 수 있다. 상기 인버터(IV1)는 상기 노멀 액티브 신호(CE)를 반전시킬 수 있다. 상기 낸드 게이트(ND1)는 상기 인버터(IV1)의 출력 및 상기 지연 액티브 신호(CED)를 수신하여 상기 내부 액티브 신호(CEAN)를 출력할 수 있다.
도 4는 도 3에 도시된 액티브 제어 회로(300)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 메모리 장치(120) 및 시스템(1)의 동작을 설명하면 다음과 같다. 상기 제 1 내지 제 3 메모리(130, 140, 150)는 상기 제 1 외부 전원전압(VCCE)이 공급되면 상기 내부 전압 생성회로(131)를 통해 내부 전압(VCCI)을 생성할 수 있다. 이후, 상기 제 2 외부 전원전압(VCCQ)이 공급되면 상기 파워 업 회로(134)는 상기 노멀 액티브 신호(CE)를 생성할 수 있다. 만약, 상기 노멀 액티브 신호(CE)에 기초하여 상기 제 1 내지 제 3 메모리(130, 140, 150) 모두가 스탠바이 동작 모드에서 액티브 동작 모드로 전환된다면, 상기 내부 전압 생성 회로(210)의 액티브 드라이버(211)가 동시에 활성화되면서 피크 전류를 발생시키고, 제 1 외부 전원전압(VCCE)의 레벨 하강을 발생시킬 수 있다. 상기 피크 전류는 상기 메모리 장치(120)와 상기 컨트롤러(110) 사이의 오동작이 발생할 수 있는 원인이 될 수 있다. 본 발명의 실시예에 따른 액티브 제어 회로(300)는 상기 노멀 액티브 신호(CE)가 인에이블되더라도 커맨드/어드레스 신호(C/A)에 기초하여 생성되는 제어신호(CON)가 인에이블될 때까지 상기 내부 액티브 신호(CEAN)가 인에이블되는 것을 방지하여 피크 전류 및 전원전압 레벨 하강이 발생하는 것을 방지할 수 있다. 상기 컨트롤러가 상기 제 1 메모리를 먼저 억세스하는 상황을 가정하자. 상기 복수의 메모리 중 제 1 메모리(130)는 컨트롤러(110)로부터 커맨드/어드레스 신호(C/A)를 수신하고, 제 2 및 제 3 메모리(140, 150)는 커맨드/어드레스 신호(C/A)를 수신하지 않을 수 있다. 상기 제 1 메모리(130)의 액티브 제어 회로(300)는 상기 커맨드/어드레스 신호(C/A)에 기초하여 생성된 제어신호(CON)가 인에이블될 때 상기 내부 액티브 신호(CEAN)를 인에이블시킬 수 있다. 상기 제 1 메모리(130)의 내부 전압 생성 회로(210)는 상기 내부 액티브 신호(CEAN)에 기초하여 상기 액티브 드라이버(211)를 활성화시켜 상기 내부 전압(VCCI)을 생성할 수 있다.
이 때, 상기 제 2 및 제 3 메모리(140, 150)는 커맨드/어드레스 신호(C/A)를 수신하지 않으므로, 상기 제 2 및 제 3 메모리(140, 150)의 액티브 제어 회로(300)는 상기 내부 액티브 신호(CEAN)를 인에이블시키지 않을 수 있다. 이후, 상기 컨트롤러(110)가 상기 제 2 및 제 3 메모리(140, 150)를 억세스하면, 상기 제 2 및 제 3 메모리(140, 150)는 상기 컨트롤러(110)로부터 커맨드/어드레스 신호(C/A)를 수신할 수 있다. 상기 제 2 및 제 3 메모리(140, 150)의 액티브 제어 회로(300)는 상기 커맨드/어드레스 신호(C/A)에 기초하여 생성되는 제어신호(CON)에 따라 각각 내부 액티브 신호(CEAN)를 생성할 수 있다. 따라서, 상기 복수의 메모리들의 내부 액티브 신호(CEAN)는 서로 다른 시점에 인에이블될 수 있고, 상기 내부 전압 생성 회로(210)의 액티브 드라이버(211)가 활성화되는 시점은 복수의 메모리마다 서로 다를 수 있다. 이에 따라, 메모리 장치(120)에서 피크 전류가 발생되는 것을 방지할 수 있고, 전원전압의 레벨이 하강되는 것을 방지할 수 있다.
도 5는 본 발명의 실시예에 따른 액티브 제어 회로(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 액티브 제어 회로(500)는 액티브 지연기(510) 및 액티브 신호 생성기(520)를 포함할 수 있다. 상기 액티브 지연기(510)는 제 1 제어신호(CON1) 및 제 2 제어신호(CON2)에 기초하여 지연 액티브 신호(CED)를 생성할 수 있다. 상기 액티브 지연기(510)는 상기 제 1 및 제 2 제어신호(CON1, CON2)가 모두 인에이블되었을 때 상기 지연 액티브 신호(CED)를 생성할 수 있다. 상기 제 1 및 제 2 제어신호(CON1, CON2)는 컨트롤러(110)로부터 전송된 커맨드/어드레스 신호(C/A)에 기초하여 생성될 수 있다. 예를 들어, 상기 제 1 제어신호(CON1)는 커맨드 래치 인에이블 신호일 수 있고, 상기 제 2 제어신호(CON2)는 라이트 인에이블 신호일 수 있다. 상기 액티브 신호 생성기(520)는 상기 지연 액티브 신호(CED) 및 상기 노멀 액티브 신호(CE)에 기초하여 상기 내부 액티브 신호(CEAN)를 생성할 수 있다. 상기 액티브 신호 생성기(520)는 상기 노멀 액티브 신호(CE)가 인에이블되더라도 상기 내부 액티브 신호(CEAN)를 인에이블시키지 않으며, 상기 지연 액티브 신호(CED)가 인에이블될 때 상기 내부 액티브 신호(CEAN)를 인에이블시킬 수 있다.
상기 액티브 지연기(510)는 제 1 플립플롭(FF1) 및 제 2 플립플롭(FF2)을 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 상기 제 1 및 제 2 제어신호(CON1, CON2)를 수신하여 조합 제어신호(CONC)를 생성할 수 있다. 상기 제 1 플립플롭(FF1)은 상기 제 2 제어신호(CON2)가 인에이블되었을 때 상기 제 1 제어신호(CON1)를 상기 조합 제어신호(CONC)로 제공할 수 있다. 상기 제 1 제어신호(CON1)는 상기 제 2 제어신호(CON2)보다 먼저 인에이블될 수 있다. 상기 제 2 플립플롭(FF2)은 상기 조합 제어신호(CONC) 및 내부 전압(VCCI)을 수신하여 상기 지연 액티브 신호(CED)를 생성할 수 있다. 상기 제 2 플립플롭(FF2)은 상기 조합 제어신호(CONC)가 인에이블되었을 때 상기 내부 전압(VCCI)을 상기 지연 액티브 신호(CED)로서 출력할 수 있다. 상기 액티브 신호 생성기(520)는 인버터(IV2) 및 낸드 게이트(ND2)를 포함할 수 있다. 상기 인버터(IV2)는 상기 노멀 액티브 신호(CE)를 지연시킬 수 있다. 상기 낸드 게이트(ND2)는 상기 인버터(IV2)의 출력 및 상기 지연 액티브 신호(CED)를 수신하여 상기 내부 액티브 신호(CEAN)를 출력할 수 있다.
도 6은 도 5에 도시된 액티브 제어 회로(500)의 동작을 보여주는 타이밍도이다. 도 1, 도 2, 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 메모리 장치(120) 및 시스템(1)의 동작을 설명하면 다음과 같다. 상기 제 1 내지 제 3 메모리(130, 140, 150)는 상기 제 1 외부 전원전압(VCCE)을 수신하여 상기 내부 전압(VCCI)을 생성할 수 있다. 이후, 상기 제 2 외부 전원전압(VCCQ)이 수신되면, 상기 파워 업 회로(134)는 상기 노멀 액티브 신호(CE)를 로우 레벨로 인에이블 시킬 수 있다. 상기 액티브 제어 회로(500)는 상기 노멀 액티브 신호(CE)가 인에이블되더라도 상기 내부 액티브 신호(CEAN)를 인에이블시키지 않을 수 있다. 상기 컨트롤러(110)가 먼저 제 1 메모리(130)를 억세스하기 위해 제 1 메모리(130)로 커맨드/어드레스 신호(C/A)를 전송하면, 상기 제 1 및 제 2 제어신호(CON1, CON2)가 생성될 수 있다. 상기 제 2 및 제 3 메모리(140, 150)는 커맨드/어드레스 신호(C/A)를 수신하지 않을 수 있고, 상기 제 2 및 제 3 메모리(140, 150)에서 상기 제어신호(CON1, CON2)가 생성되지 않을 수 있다.
상기 제 1 메모리(130)의 액티브 지연기(510)는 상기 제 1 제어신호(CON1)가 하이 레벨로 인에이블되고, 상기 제 2 제어신호(CON2)가 로우 레벨로 인에이블되었을 때 상기 조합 제어신호(CONC)를 하이 레벨로 인에이블시킬 수 있다. 상기 조합 제어신호(CONC)가 인에이블되면, 상기 지연 액티브 신호(CED)가 하이 레벨로 인에이블될 수 있다. 상기 제 1 메모리(130)의 액티브 신호 생성기(520)는 상기 지연 액티브 신호(CED)가 인에이블될 때, 상기 내부 액티브 신호(CEAN)를 로우 레벨로 인에이블시킬 수 있다. 상기 내부 액티브 신호(CEAN)가 인에이블되면, 상기 제 1 메모리(130)의 내부 전압 생성 회로(210)에서 상기 액티브 드라이버(211)가 활성화되고, 상기 액티브 드라이버(211)는 상기 제 1 외부 전원전압(VCCE)으로부터 상기 내부 전압(VCCI)을 생성할 수 있다. 이 때, 상기 제 2 및 제 3 메모리(140, 150)는 컨트롤러(110)로부터 커맨드/어드레스 신호(C/A)를 수신할 때까지 내부 액티브 신호(CEAN)의 생성이 지연되므로, 상기 메모리 장치(120)에서 피크 전류가 발생하는 것을 방지할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블록도이다. 데이터 처리 시스템(1000)은 호스트 장치(1040)를 포함할 수 있다. 호스트 장치(1040)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들 또는 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 전자 장치들을 포함할 수 있다.
데이터 처리 시스템(1000)은 데이터 저장 장치(1010)를 포함할 수 있다. 데이터 저장 장치(1010)는 호스트 장치(1040)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(1010)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(1010)는 호스트 장치(1040)와의 전송 프로토콜을 의미하는 호스트 인터페이스(HIF)에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(1010)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(1010)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(1010)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(1010)는 컨트롤러(1020)를 포함할 수 있다. 컨트롤러(1020)는 호스트 인터페이스 유닛(1021), 컨트롤 유닛(1022), 랜덤 액세스 메모리(1023) 및 메모리 컨트롤 유닛(1024)을 포함할 수 있다.
호스트 인터페이스 유닛(1021)은 호스트 장치(1040)와 데이터 저장 장치(1010)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(1021)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치(1040)와 통신할 수 있다.
컨트롤 유닛(1022)은 컨트롤러(1020)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(1022)은 랜덤 액세스 메모리(1023)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들의 동작을 제어할 수 있다. 컨트롤 유닛(1024)은 호스트 인터페이스 유닛(1021)을 통해서 전송된 호스트 장치(1040)의 리퀘스트를 분석하고 처리할 수 있다. 컨트롤 유닛(1022)은 마이크로 컨트롤 유닛(Micro Control Unit: MCU), 중앙 처리 장치(Central Processing Unit: CPU)로 구성될 수 있다.
랜덤 액세스 메모리(1023)는 컨트롤 유닛(1022)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 랜덤 액세스 메모리(1023)는 소프트웨어의 구동에 필요한 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(1023)는 컨트롤 유닛(1022)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(1023)는 호스트 장치(1040)로부터 반도체 메모리 장치(1030)로 또는 반도체 메모리 장치(1030)로부터 호스트 장치(1040)로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(1023)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
메모리 컨트롤 유닛(1024)은 컨트롤 유닛(1022)의 제어에 따라서 반도체 메모리 장치(1030)를 제어할 수 있다. 메모리 컨트롤 유닛(1024)은 반도체 메모리 장치(1030)의 동작을 제어하기 위한 제어 신호들, 예를 들면, 커맨드/어드레스 신호, 클럭 신호 등을 생성하고, 반도체 메모리 장치(1030)로 제공할 수 있다. 메모리 컨트롤 유닛(1024)은 메모리 인터페이스 유닛으로도 불릴 수 있다.
데이터 저장 장치(1010)는 반도체 메모리 장치(1030)를 포함할 수 있다. 반도체 메모리 장치(1030)는 데이터 저장 장치(1010)의 저장 매체로서 사용될 수 있다. 반도체 메모리 장치(1030)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 비휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 강유전체 램(FRAM), 마그네틱 램(MRAM), 상 변화 램(PCRAM) 및 저항성 램(RERAM)는 메모리 셀에 대한 랜덤 액세스가 가능한 비휘발성 랜덤 액세스 메모리 장치의 한 종류이다. 반도체 메모리 장치(1030)는 낸드 플래시 메모리 장치와 위에서 언급한 다양한 형태의 비휘발성 랜덤 액세스 메모리 장치의 조합으로 구성될 수 있다. 도 1에 도시된 컨트롤러(110)는 상기 컨트롤러(1040)로 적용될 수 있고, 메모리 장치(120)는 상기 반도체 메모리 장치(1030)로 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
SSD(2200)는 호스트 장치(2100)의 요청에 응답하여 동작할 수 있다. 즉, SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 비휘발성 메모리 장치들(2231~223n)을 액세스할 수 있다. 예를 들면, SSD 컨트롤러(2210)는 비휘발성 메모리 장치들(2231~223n)의 읽기, 프로그램 그리고 소거 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로서 사용될 수 있다. 비휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss), UFS(universal flash storage) 등의 커넥터로 구성될 수 있다. 예를 들어, 도 1의 컨트롤러(110)는 상기 SSD 컨트롤러(2210) 및 전원공급기(2240)에 대응될 수 있고, 상기 메모리 장치(120)는 각각의 비휘발성 메모리 장치(2231, 2232, 223n)들에 대응될 수 있다.
도 9는 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), ECC 유닛(2213), 컨트롤 유닛(2214) 및 랜덤 액세스 메모리(2215)를 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 비휘발성 메모리 장치들(2231~223n)에 커맨드/어드레스 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 비휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받을 수 있다. 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 비휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스 유닛(2212)은 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
에러 정정 코드(ECC) 유닛(2213)은 버퍼 메모리 장치(2220)에 저장된 데이터 중에서 비휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2213)은 비휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2213)은 검출된 에러를 정정할 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 버퍼 메모리 장치(2220) 그리고 비휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2215)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 및 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 6에 도시된 데이터 저장 장치(1200) 또는 도 7에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공할 수 있다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장할 수 있다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장될 수 있다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리로서 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드될 수 있다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장될 수 있다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어질 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제어신호에 기초하여 외부 전원전압의 레벨이 안정화된 이후에 지연 액티브 신호를 생성하는 액티브 지연기; 및
    노멀 액티브 신호 및 상기 지연 액티브 신호에 기초하여 내부 액티브 신호를 생성하는 액티브 신호 생성기를 포함하는 액티브 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어신호는 컨트롤러로부터 전송된 커맨드/어드레스 신호에 기초하여 생성되는 액티브 제어 회로.
  3. 제 1 항에 있어서,
    상기 액티브 지연기는 상기 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 플립플롭을 포함하는 액티브 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어신호는 제 1 및 제 2 제어신호를 포함하고,
    상기 액티브 지연기는 상기 제 1 및 제 2 제어신호가 모두 인에이블되었을 때 조합 제어신호를 생성하는 제 1 플립플롭; 및
    상기 조합 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 제 2 플립플롭을 포함하는 액티브 제어 회로.
  5. 제 1 항에 있어서,
    상기 액티브 신호 생성기는 상기 노멀 액티브 신호가 인에이블되더라도 상기 내부 액티브 신호가 인에이블되는 것을 방지하고, 상기 지연 액티브 신호가 인에이블되었을 때 상기 내부 액티브 신호를 인에이블시키는 액티브 제어 회로.
  6. 제 1 및 제 2 외부 전원전압을 수신하여 동작하는 메모리 장치로서,
    상기 제 1 외부 전원전압으로부터 내부 전압을 생성하는 스탠바이 드라이버 및 내부 액티브 신호에 기초하여 상기 제 1 외부 전원전압으로부터 상기 내부 전압을 생성하는 액티브 드라이버를 포함하는 내부 전압 생성 회로; 및
    상기 제 2 외부 전원전압의 레벨이 안정화된 후에 상기 내부 액티브 신호를 생성하는 액티브 제어 회로를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스탠바이 드라이버는 상기 내부 액티브 신호에 응답하여 비활성화되는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 액티브 제어 회로는 제어신호에 기초하여 상기 제 2 외부 전원전압의 레벨이 안정화된 이후에 지연 액티브 신호를 생성하는 액티브 지연기; 및
    노멀 액티브 신호 및 상기 지연 액티브 신호에 기초하여 내부 액티브 신호를 생성하는 액티브 신호 생성기를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어신호는 컨트롤러로부터 전송된 커맨드/어드레스 신호에 기초하여 생성되는 메모리 장치.
  10. 제 8 항에 있어서,
    상기 액티브 지연기는 상기 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 플립플롭을 포함하는 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제어신호는 제 1 및 제 2 제어신호를 포함하고,
    상기 액티브 지연기는 상기 제 1 및 제 2 제어신호가 모두 인에이블되었을 때 조합 제어신호를 생성하는 제 1 플립플롭; 및
    상기 조합 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 제 2 플립플롭을 포함하는 메모리 장치.
  12. 제 8 항에 있어서,
    상기 액티브 신호 생성기는 상기 노멀 액티브 신호가 인에이블되더라도 상기 내부 액티브 신호가 인에이블되는 것을 방지하고, 상기 지연 액티브 신호가 인에이블되었을 때 상기 내부 액티브 신호를 인에이블시키는 메모리 장치.
  13. 제 1 및 제 2 외부 전원전압을 수신하여 동작하는 복수의 메모리 장치; 및
    상기 복수의 메모리 장치로 커맨드/어드레스 신호를 제공하는 컨트롤러를 포함하고,
    상기 복수의 메모리 장치는 각각, 상기 제 1 외부 전원전압으로부터 내부 전압을 생성하는 스탠바이 드라이버 및 내부 액티브 신호에 기초하여 상기 제 1 외부 전원전압으로부터 상기 내부 전압을 생성하는 액티브 드라이버를 포함하는 전압 생성 회로; 및
    상기 커맨드/어드레스 신호에 기초하여 상기 제 2 외부 전원전압의 레벨이 안정화된 후에 상기 내부 액티브 신호를 생성하는 액티브 제어 회로를 포함하는 시스템.
  14. 제 13 항에 있어서,
    상기 스탠바이 드라이버는 상기 내부 액티브 신호에 응답하여 비활성화되는 시스템.
  15. 제 13 항에 있어서,
    상기 액티브 제어 회로는 상기 커맨드/어드레스 신호에 기초하여 생성된 제어신호에 기초하여 상기 제 2 외부 전원전압의 레벨이 안정화된 이후에 지연 액티브 신호를 생성하는 액티브 지연기; 및
    외부 액티브 신호 및 상기 지연 액티브 신호에 기초하여 내부 액티브 신호를 생성하는 액티브 신호 생성기를 포함하는 시스템.
  16. 제 14 항에 있어서,
    상기 액티브 지연기는 상기 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 플립플롭을 포함하는 시스템.
  17. 제 14 항에 있어서,
    상기 제어신호는 제 1 및 제 2 제어신호를 포함하고,
    상기 액티브 지연기는 상기 제 1 및 제 2 제어신호가 모두 인에이블되었을 때 조합 제어신호를 생성하는 제 1 플립플롭; 및
    상기 조합 제어신호가 인에이블되었을 때 상기 지연 액티브 신호를 생성하는 제 2 플립플롭을 포함하는 시스템.
  18. 제 14 항에 있어서,
    상기 액티브 신호 생성기는 상기 외부 액티브 신호가 인에이블되더라도 상기 내부 액티브 신호가 인에이블되는 것을 방지하고, 상기 지연 액티브 신호가 인에이블되었을 때 상기 내부 액티브 신호를 인에이블시키는 시스템.
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