KR20220049653A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

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신동진
양만재
이병선
장동수
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는, 복수의 제1 메모리 셀들, 및 복수의 제1 아날로그 회로를 포함하는 제1 메모리 영역, 복수의 제2 메모리 셀들, 및 복수의 제2 아날로그 회로를 포함하는 제2 메모리 영역, 외부의 메모리 컨트롤러로부터 인가된 외부 신호에 기초하여 복수의 제1, 2 아날로그 회로의 온오프 상태를 결정하고, 상기 복수의 제1, 2 아날로그 회로는 상기 온오프 상태에 따라 외부 전원 전압을 메모리 셀들 각각의 동작을 위한 내부 동작 전압으로 변환하는 제어 로직 회로, 및 상기 내부 동작 전압을 이용하여 데이터의 입출력을 수행할 입출력 메모리 영역을 선택하는 입출력 회로를 포함하고, 상기 복수의 제1, 2 메모리 셀들에 대한 데이터 입출력은 순차적으로 진행되고, 상기 복수의 제1 메모리 셀들에 대하여 상기 데이터 입출력이 진행되는 동안, 상기 복수의 제1 아날로그 회로 중 적어도 하나와 함께 상기 복수의 제2 아날로그 회로 중 적어도 하나가 턴온될 수 있다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 데이터 입출력을 위해 소모되는 전류를 감소시키고, 나아가 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
메모리 장치, 특히 비휘발성 메모리 장치의 하나인 낸드 플래시 메모리 장치는 외부 전원으로부터 동작한다. 낸드 플래시 메모리 장치는 복수의 메모리 셀들에 데이터를 입출력하기 위해, IVC(Internal Voltage Control) 드라이버를 이용하여 외부 전원 전압을 내부 동작 전압으로 변환할 수 있다. 기존의 비휘발성 메모리 장치는 실제로 동작하는 매트와 무관하게 모든 매트에 대한 IVC 드라이버를 턴온하도록 동작하였다. 다만, 최근의 비휘발성 메모리 장치는 많은 데이터를 짧은 시간에 처리하기 위해 집적도를 향상시킴은 물론, 증가된 데이터 입출력 속도를 갖도록 설계되고 있다. 이에 따라, 매트의 동작에 필요한 IVC 드라이버의 개수가 증가하면서, 동시에 불필요한 전류 소모가 발생한다는 문제에 대한 해결책이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 데이터 입출력 동작 시, 내부에서 카운트되는 어드레스에 따라 IVC 드라이버를 선택적으로 턴온하는 비휘발성 메모리 장치를 이용하여, 데이터 입출력을 위해 소모되는 전류를 감소시키고, 나아가 향상된 성능의 비휘발성 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 제1 메모리 셀들, 및 복수의 제1 아날로그 회로를 포함하는 제1 메모리 영역, 복수의 제2 메모리 셀들, 및 복수의 제2 아날로그 회로를 포함하는 제2 메모리 영역, 외부의 메모리 컨트롤러로부터 인가된 외부 신호에 기초하여 상기 복수의 제1 아날로그 회로 및 상기 복수의 제2 아날로그 회로의 온오프 상태를 결정하고, 상기 복수의 제1 아날로그 회로 및 상기 복수의 제2 아날로그 회로는 상기 온오프 상태에 따라 외부 전원 전압을 메모리 셀들 각각의 동작을 위한 내부 동작 전압으로 변환하는 제어 로직 회로, 및 상기 내부 동작 전압을 이용하여 데이터의 입출력을 수행할 입출력 메모리 영역을 선택하는 입출력 회로를 포함하고, 상기 복수의 제1 메모리 셀들에 대한 데이터 입출력과 상기 복수의 제2 메모리 셀들에 대한 데이터 입출력은 순차적으로 진행되고, 상기 복수의 제1 메모리 셀들에 대하여 상기 데이터 입출력이 진행되는 동안, 상기 복수의 제1 아날로그 회로 중 적어도 하나와 함께 상기 복수의 제2 아날로그 회로 중 적어도 하나가 턴온된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판, 상기 반도체 기판의 상면에 수직한 제1 방향에서 상기 반도체 기판 상에 배치되는 제1 메모리 영역, 상기 반도체 기판의 상면에 평행한 제2 방향에서 상기 제1 메모리 영역과 인접하게 배치되는 제2 메모리 영역, 상기 반도체 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향에서 상기 제1 메모리 영역과 인접하게 배치되는 제3 메모리 영역, 상기 제2 메모리 영역과 상기 제3 방향에서 인접하고, 상기 제3 메모리 영역과 상기 제2 방향에서 인접하게 배치되는 제4 메모리 영역, 및 상기 제1 메모리 영역 및 상기 제2 메모리 영역의 측면에 배치되어, 전원 패드를 통해 인가된 외부 전원 전압을 내부 동작 전압으로 변환하는 복수의 아날로그 회로에 전달하는 패드 영역을 포함하고, 상기 복수의 아날로그 회로는 데이터의 입출력이 수행되는 메모리 영역에 따라 선택적으로 턴온되고, 상기 제3 메모리 영역 또는 상기 제4 메모리 영역에 포함된 상기 복수의 아날로그 회로가 턴온되면, 상기 제1 메모리 영역 또는 상기 제2 메모리 영역 중 적어도 하나에 포함된 상기 복수의 아날로그 회로가 함께 턴온된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들을 각각 갖는 복수의 메모리 영역을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 영역에 인접하도록 각각 배치되어, 외부 전원 전압을 내부 동작 전압으로 변환하는 복수의 아날로그 회로, 상기 복수의 메모리 셀들 중 상기 데이터가 입출력되는 복수의 입출력 메모리 셀들을 포함하는 입출력 메모리 영역을 결정하기 위한 어드레스를 카운트하여 출력하는 어드레스 디코더, 상기 어드레스에 기초하여 상기 복수의 메모리 영역 중 일부만을 선택하고, 상기 선택된 메모리 영역에 대응하는 상기 복수의 아날로그 회로 중 일부만을 선택적으로 턴온시키는 제어 로직 회로를 포함하고, 상기 선택된 메모리 영역은, 상기 입출력 메모리 영역, 및 상기 입출력 메모리 영역에 대한 데이터 입출력 후 데이터의 입출력이 진행될 예비 입출력 메모리 영역을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 순차적으로 데이터가 입출력되는 복수의 매트에 대해, 어드레스 디코더에서 출력된 카운트에 따라 선택된 매트에 대응하는 IVC 드라이버만을 선택적으로 턴온시킬 수 있다. 이에 따라, 데이터 입출력을 위한 내부 동작 전압을 형성하는데 소모되는 전류를 감소시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본　발명의 일 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도　2는 본 발명의 일 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도 3은　본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도　4는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이다.
도 5는　본 발명의 일 실시예에 따른 메모리 장치에 포함된 IVC 드라이버를 설명하기 위한 도면이다.
도　6은 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도　7은　본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 흐름도이다.
도 8은　일반적인 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도　9는 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도　10은 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도　11 내지 도 24는, 도 9 및 도 10에 도시된 본 발명의 일 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 평면도들이다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본　발명의 일 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 시스템(1)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 컨트롤러(10)와 메모리 장치(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(1)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 컨트롤러(10)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(20)와 신호들을 송수신할 수 있다. 일례로, 메모리 컨트롤러(10)는 채널들(CH1~CHm)을 통해 메모리 장치(20)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 전송하거나, 메모리 장치(20)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 장치(20)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 일례로, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM11~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(10)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 일례로, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(10)는 각각의 채널을 통해 해달 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 일례로, 메모리 컨트롤러(10)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(10)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(10)는 서로 다른 채널들을 통해 메모리 장치(20)와 신호들을 병렬적으로 송수신할 수 있다. 일례로, 메모리 컨트롤러(10)는 제1 채널(CH1)을 통해 메모리 장치(20)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(20)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 제1 채널(CH1)을 통해 메모리 장치(20)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(20)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(10)는 메모리 장치(20)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(10)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 제1 채널(CH1)로　커맨트(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVMmn) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(10)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(10)로 전송할 수 있다.
도 1에는 메모리 장치(20)가 m개의 채널을 통해 메모리 컨트롤러(10)와 통신하고, 메모리 장치(20)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도　2는 본 발명의 일 실시예에 따른 메모리 장치가 포함된 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(2)은 메모리 장치(20) 및 메모리 컨트롤러(10)를 포함할 수 있다. 메모리 장치(20)는 도 1의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(10)와 통신하는 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 메모리 컨트롤러(10)는 도 1의 메모리 컨트롤러(10)에 대응할 수 있다.
메모리 장치(20)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(21), 제어 로직 회로(22), 및 메모리 셀 어레이(23)를 포함할 수 있다.
메모리 인터페이스 회로(21)는 제1 핀(P11)을 통해 메모리 컨트롤러(10)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(21)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(10)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(21)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(10)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(21)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(10)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nEW)를 수신할 수 있다. 메모리 인터페이스 회로(21)는 제 7핀(P17)을 통해 메모리 컨트롤러(10)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(10)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제 7핀(P17)은 복수의 데이터 신호들에 대응하는 복수 개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(21)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어,　하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다.　메모리 인터페이스 회로(21)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어,　하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서,　쓰기 인에이블 신호(nWE)는 고정된(static)　상태(예를 들어,　하이 레벨 또는 로우 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다.　예를 들어,　쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다.　이에 따라,　메모리 인터페이스 회로(21)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(21)는 제5　핀(P15)을 통해 메모리 컨트롤러(10)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다.　메모리 인터페이스 회로(21)는 제6　핀(P16)을 통해 메모리 컨트롤러(10)로부터 데이터 스트로브 신호(DQS)를 수신하거나,　메모리 컨트롤러(10)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(20)의 데이터(DATA) 출력 동작에서,　메모리 인터페이스 회로(21)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다.　메모리 인터페이스 회로(21)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다.　예를 들어,　메모리 인터페이스 회로(21)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어,　tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다.　메모리 인터페이스 회로(21)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다.　이에 따라,　데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(10)로 전송될 수 있다.
메모리 장치(20)의 데이터(DATA) 입력 동작에서,　메모리 컨트롤러(10)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우,　메모리 인터페이스 회로(21)는 메모리 컨트롤러(10)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다.　메모리 인터페이스 회로(21)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.　예를 들어,　메모리 인터페이스 회로(21)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(21)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(10)로 전송할 수 있다.　메모리 인터페이스 회로(21)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(20)의 상태 정보를 메모리 컨트롤러(10)로 전송할 수 있다.　메모리 장치(20)가 비지 상태인 경우(즉,　메모리 장치(20)　내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(21)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(10)로 전송할 수 있다.　메모리 장치(20)가 레디 상태인 경우(즉,　메모리 장치(20) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(21)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(10)로 전송할 수 있다.　예를 들어,　메모리 장치(20)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안,　메모리 인터페이스 회로(21)는 비지 상태(예를 들어,　로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(10)로 전송할 수 있다.　예를 들어,　메모리 장치(20)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안,　메모리 인터페이스 회로(21)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(10)로 전송할 수 있다.
제어 로직 회로(22)는 메모리 장치(20)의 각종 동작을 전반적으로 제어할 수 있다.　제어 로직 회로(22)는 메모리 인터페이스 회로(21)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다.　제어 로직 회로(22)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(20)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다.　예를 들어,　제어 로직 회로(22)는 메모리 셀 어레이(23)에 데이터(DATA)를 프로그램하거나,　또는 메모리 셀 어레이(23)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(23)는 제어 로직 회로(22)의 제어에 따라 메모리 인터페이스 회로(21)로부터 획득된 데이터(DATA)를 저장할 수 있다.　메모리 셀 어레이(23)는　제어 로직 회로(22)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(21)로 출력할 수 있다.
메모리 셀 어레이(23)는 복수의 메모리 셀들을 포함할 수 있다.　예를 들어,　복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다.　그러나,　본 발명은 이에 한정되지 않으며,　메모리 셀들은 RRAM(Resistive Random Access Memory)　셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는,　메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(10)는 제1　내지 제8　핀들(P21~P28), 및 컨트롤러 인터페이스 회로(11)를 포함할 수 있다.　제1　내지 제8　핀들(P21~P28)은 메모리 장치(20)의 제1　내지 제8　핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(11)는 제1　핀(P21)을 통해 메모리 장치(20)로 칩 인에이블 신호(nCE)를 전송할 수 있다.　컨트롤러 인터페이스 회로(11)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(20)와 제2　내지 제8　핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(11)는 제2　내지 제4　핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(20)로 전송할 수 있다.　컨트롤러 인터페이스 회로(11)는 제7　핀(P27)을 통해 메모리 장치(20)로 데이터 신호(DQ)를 전송하거나,　메모리 장치(20)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(11)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(20)로 전송할 수 있다.　컨트롤러 인터페이스 회로(11)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(20)로 전송하고,　인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(20)로 전송할　수 있다.
컨트롤러 인터페이스 회로(11)는 제5　핀(P25)을 통해 메모리 장치(20)로 읽기 인에이블 신호(nRE)를 전송할 수 있다.　컨트롤러 인터페이스 회로(11)는 제6　핀(P26)을 통해 메모리 장치(20)로부터 데이터 스트로브 신호(DQS)를 수신하거나,　메모리 장치(20)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(20)의 데이터(DATA) 출력 동작에서,　컨트롤러 인터페이스 회로(11)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고,　읽기 인에이블 신호(nRE)를 메모리 장치(20)로 전송할 수 있다.　예를 들어,　컨트롤러 인터페이스 회로(11)는 데이터(DATA)가 출력되기 전에 고정된　상태(예를 들어,　하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다.　이에 따라,　메모리 장치(20)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다.　컨트롤러 인터페이스 회로(11)는 메모리 장치(20)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터　신호(DQ)를 수신할 수 있다.　컨트롤러 인터페이스 회로(11)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터　신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(20)의 데이터(DATA) 입력 동작에서,　컨트롤러 인터페이스 회로(11)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다.　예를 들어,　컨트롤러 인터페이스 회로(11)는 데이터(DATA)를 전송하기 전에 고정된　상태(예를 들어,　하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다.　컨트롤러 인터페이스 회로(11)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(20)로 전송할 수 있다.
컨트롤러 인터페이스 회로(11)는 제8　핀(P28)을 통해 메모리 장치(20)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다.　컨트롤러 인터페이스 회로(11)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(20)의 상태 정보를 판별할 수 있다.
도 3은　본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 3은 도 2에 도시된 메모리 장치(20)의 구성을 설명하기 위한 개략적인 블록도일 수 있다. 도 3을 참조하면, 메모리 장치(20)는 제어 로직 회로(22), 메모리 셀 어레이(23), 입출력 회로(25), 전압 생성기(26), 및 로우 디코더(27)를 포함할 수 있고, 제어 로직 회로(22)는 어드레스 디코더(24)를 포함할 수 있다. 도 2에 도시된 바와 같이, 메모리 장치(20)는 메모리 인터페이스 회로(21)를 더 포함할 수 있다. 또한, 도 1에는 도시되지 않았으나 메모리 장치(20)는 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더 등을 더 포함할 수 있다.
제어 로직 회로(22)는 메모리 장치(20) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(22)는 메모리 인터페이스 회로(21)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 일례로, 제어 로직 회로(22)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다. 다만, 도시된 바에 한정되지 않고, 어드레스 디코더(24)는 제어 로직 회로(22)와 별개의 구성일 수 있고, 이 경우 어드레스 디코더(24)는 로우 어드레스(X-ADDR) 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다. 본 발명의 일 실시예에 따른 메모리 장치(20)에서, 어드레스 디코더(24)는 메모리 셀 어레이(23)에 포함된 복수의 메모리 셀들 중 데이터가 입출력되는 복수의 입출력 메모리 셀들을 결정하기 위한 컬럼 어드레스(Y-ADDR)를 카운트하여 출력할 수 있다. 일례로, 데이터가 입출력되는 복수의 입출력 메모리 셀들은 복수의 메모리 영역 단위로 데이터 입출력이 결정될 수 있고, 어드레스 디코더(24)는 복수의 메모리 영역 각각의 어드레스를 순차적으로 카운트하여 출력할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(20)에서, 제어 로직 회로(22)는 외부 전원 전압으로부터 내부 동작 전압을 생성하는 복수의 아날로그 회로들의 온오프 상태를 결정할 수 있다. 일례로, 복수의 아날로그 회로들은 메모리 셀 어레이(23)에 인접한 주변 회로에 포함될 수 있으며, IVC(Internal Voltage Control) 드라이버를 포함할 수 있다. 한편, 본 발명의 일 실시예에 따른 메모리 장치(20)에 포함된 제어 로직 회로(22)는 어드레스 디코더(24)로부터 출력된 어드레스에 기초하여 복수의 메모리 영역 중 일부를 선택할 수 있다. 제어 로직 회로(22)는 선택된 메모리 영역들에 대응하는 복수의 아날로그 회로들을 개별적으로 턴온시킴으로써 데이터 입출력 과정에서 발생하는 복수의 아날로그 회로들에 의한 전류 소모를 최소화할 수 있다. 다만, 한가지 실시예로 한정되는 것은 아니고, 다양한 조건에 의해 복수의 아날로그 회로들을 턴온시킬 수 있으며, 각각의 조건에 따라 데이터 입출력 과정에서 발생하는 복수의 아날로그 회로들에 의한 전류 소모는 달라질 수 있다.
메모리 셀 어레이(23)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(23)는 비트 라인들(BL)을 통해 입출력 회로(25)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(27)에 연결될 수 있다.
예시적인 실시예에서, 메모리 셀 어레이(23)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차월 메모리 셀 어레이는 복수의 메모리 셀 스트링들을 포함할 수 있다. 각 메모리 셀 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다.　미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(23)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 메모리 셀　스트링들을 포함할 수 있다.
입출력 회로(25)는 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 입출력 회로(25)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의　비트 라인을 선택할 수 있다. 입출력 회로(25)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어,　프로그램 동작 시,　입출력 회로(25)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다.　리드 동작 시,　입출력 회로(25)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 본 발명의 일 실시예에 따른 메모리 장치(20)에서, 입출력 회로(25)는 외부 전원 전압으로부터 변환된 내부 동작 전압을 이용하여 데이터의 입출력을 수행할 입출력 메모리 영역을 선택할 수 있다. 일례로, 입출력 회로(25)는 컬럼 어드레스(Y-ADDR)에 응답하여 데이터가 입출력되는 메모리 영역을 선택할 수 있다.
전압　생성기(26)는 전압 제어 신호(CTRL_vol)를 기반으로　프로그램, 독출,　및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(26)는 워드 라인 전압(VWL)으로서　프로그램 전압,　리드　전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우　디코더(27)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어,　프로그램 동작 시,　로우 디코더(27)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고,　리드 동작 시,　선택된 워드 라인으로 리드 전압을 인가할 수 있다.
도　4는 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 평면도이고, 도 5는　본 발명의 일 실시예에 따른 메모리 장치에 포함된 IVC 드라이버를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 메모리 셀들(121, 122, ..., 128; 120)과 이에 대응하는 주변 회로(131, 132, ..., 138; 130)를 갖는 복수의 메모리 영역들(111, 112, ...,　118; 110)을 포함하는 메모리 셀 어레이, 및 전원 패드를 통해 외부 전원 전압을 인가받는 패드 영역(PAD)을 포함할 수 있다. 일례로, 복수의 메모리 영역들(110)은 각각 동작을 수행하는 단위가 될 수 있으며, 복수의 매트(Memory Array Tile, MAT)로 정의될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 반도체 기판, 및 반도체 기판의 상면에 수직한 제1 방향(예컨대, z 방향)에서 반도체 기판상에 배치되는 제1 내지 제8 메모리 영역들(110)을 포함할 수 있다. 일례로, 제2 메모리 영역(112)은 반도체 기판의 상면에 평행한 제2 방향(예컨대, y 방향)에서 제1 메모리 영역(111)과 인접하게 배치될 수 있다. 일례로, 제3 메모리 영역(113)은 반도체 기판의 상면에 평행하고, 제2 방향에 수직한 제3 방향(예컨대, x 방향)에서 제1 메모리 영역(111)과 인접하게 배치될 수 있다. 일례로, 제4 메모리 영역(114)은 제3 방향에서 제2 메모리 영역(112)과 인접하고, 제2 방향에서 제3 메모리 영역(113)과 인접하게 배치될 수 있다. 한편, 제5 메모리 영역(115) 내지 제8 메모리 영역(118)은 제1 메모리 영역(111) 내지 제4 메모리 영역(114)과 제2 방향에서 인접하여 미러(mirror) 형태로 배치될 수 있다. 다시 말해, 8개의 메모리 영역들(110)은 4×2 형태로 배치될 수 있다. 일례로, 8개의 메모리 영역들(110)은 2×2 형태로 배치된 제1 내지 제4 메모리 영역(111, 112, 113, 114), 및 제1 내지 제4 메모리 영역(111, 112, 113, 114)과 미러(mirror) 형태로 인접하게 배치되는 제5 내지 제8 메모리 영역(115, 116, 117, 118)을 포함할 수 있다.
다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 메모리 영역들(110)은 4개, 12개, 또는 16개일 수 있고, 그 외의 개수를 가질 수도 있다. 또한, 복수의 메모리 영역들(110)의 배치 또한 도 4에 도시된 형태와 다를 수 있다. 일례로, 도 4에 도시된 일 실시예에 따른 메모리 장치(100)는 주변 회로(130)가 복수의 메모리 셀들(120)의 측면에 배치되는 것으로 도시되었으나, 이에 한정되지 않고 메모리 장치(100)가 COP(Chip on Peri) 구조를 갖는 경우, 주변 회로(130)는 복수의 메모리 셀들(120)의 하부에 배치되는 구조를 가질 수도 있다. 이하, 본 발명의 일 실시예에 따른 메모리 장치(100)는 도 4에 도시된 배치를 갖는 복수의 메모리 영역들(110)을 포함한다고 가정하고 서술하기로 한다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)에서, 복수의 메모리 영역들(110)에 각각 대응하는 주변 회로(130)는 독립적으로 동작할 수 있다. 일례로, 복수의 메모리 영역들(110)에는 독립적인 제어 신호들이 각각 입력될 수 있다. 제어 신호들 중 어느 하나를 입력 받은 복수의 메모리 영역들(110)은 각각 입력 받은 제어 신호에 따른 동작을 수행할 수 있다. 복수의 메모리 영역들(110)이 수행하는 동작은 독출(read), 프로그램(program), 및 소거(erase) 동작 중 하나일 수 있으며, 복수의 메모리 영역들(110)은 동시에 서로 다른 동작을 수행할 수도 있다.
한편, 본 발명의 일 실시예에 따른 메모리 장치(100)에서, 패드 영역(PAD)은 제1 메모리 영역(111) 및 제2 메모리 영역(112)의 측면에 배치될 수 있다. 한편, 패드 영역(PAD)은 제1 메모리 영역(111) 및 제2 메모리 영역(112)과 미러 형태로 배치된 제5 메모리 영역(115) 및 제6 메모리 영역(116)의 측면에도 배치될 수 있다. 일례로, 패드 영역(PAD)은 전원 패드를 통해 인가된 외부 전원 전압을 주변 회로(130)에 전달할 수 있다. 다만, 패드 영역(PAD)의 형태 및 구성은 도 4에 도시된 바로 한정되지 않을 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(100)에서, 주변 회로(130)는 외부 전원 전압을 복수의 메모리 영역들(110)의 동작을 위한 내부 동작 전압으로 변환하는 복수의 아날로그 회로를 포함할 수 있다. 일례로, 제1 메모리 영역(111)에 포함된 제1 주변 회로(131)는 복수의 제1 아날로그 회로(131a, 131b, ..., 131f)를 포함할 수 있다. 일례로, 복수의 제1 아날로그 회로(131a, 131b, ..., 131f)는 각각 IVC 드라이버일 수 있다. 마찬가지로, 복수의 메모리 영역들(110)에 포함된 주변 회로(130)는 복수의 아날로그 회로들을 각각 포함할 수 있다. 한편, 복수의 아날로그 회로들은 제1 메모리 영역(111)과 제2 메모리 영역(112)이 인접한 공간, 및 제3 메모리 영역(113)과 제4 메모리 영역(114)이 인접한 공간에 배치될 수 있다. 또한, 복수의 아날로그 회로들은 제5 메모리 영역(115)과 제6 메모리 영역(116)이 인접한 공간, 및 제7 메모리 영역(117)과 제8 메모리 영역(118)이 인접한 공간에 배치될 수 있다.
도 4에 도시된 바와 같이, 복수의 IVC 드라이버는 전체 반도체 칩에 필요한 수준으로 분산되어 배치될 수 있다. 일례로, 복수의 메모리 영역들(110)은 각각 그에 대응하는 복수의 IVC 드라이버를 포함할 수 있다. 도 4에는 복수의 메모리 영역들(110)마다 6개씩의 IVC 드라이버를 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니고 필요에 따라 주변 회로(130)에 포함된 IVC 드라이버의 개수는 달라질 수 있다. 일례로, 복수의 메모리 영역들(110)은 각각 9개의 대응하는 IVC 드라이버를 가질 수 있고, 16개의 대응하는 IVC 드라이버를 가질 수도 있다.
일반적으로, 낸드 플래시 메모리는 외부로부터 인가된 외부 전원 전압을 내부 동작 전압으로 변환하여 메모리 장치의 동작 전원으로 사용할 수 있다. 일례로, 외부 전원 전압은 약 2.5V 내지 3.5V 수준일 수 있고, 내부 동작 전압은 약 2.0V 수준일 수 있다. 본 발명의 일 실시예에 따른 메모리 장치(100)에서, 주변 회로(130)에 포함된 제어 로직 회로는 복수의 아날로그 회로의 온오프 상태를 결정할 수 있다. 이에 따라, 턴온된 복수의 아날로그 회로는 외부 전원 전압을 내부 동작 전압으로 변환시킬 수 있다. 다만, 메모리 장치의 동작에 필요한 내부 동작 전압은 하나의 값으로 한정되지 않고, 메모리 장치의 동작에 따라 달라질 수 있다. 일례로, 제어 로직 회로에 의해 턴온되는 아날로그 회로의 개수는 메모리 셀들의 동작에 기초하여 결정될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(100)에서, 아날로그 회로는 도 5에 도시된 바와 같은 회로일 수 있다. 도 5를 참조하면, 아날로그 회로는 OR, NOR, 멀티플렉서 등의 논리 게이트를 포함하는 IVC 드라이버일 수 있다. 도 4를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 제1 내지 제8 메모리 영역에 각각 대응하는 복수의 제1 내지 제8 아날로그 회로들을 포함할 수 있다. 일례로, 복수의 제1 아날로그 회로(131a, 131b, ..., 131f)의 턴온 여부는 나머지 복수의 제2 내지 제8 아날로그 회로의 턴온 여부와 별개로 결정될 수 있다. 마찬가지로, 복수의 제2 내지 제8 아날로그 회로들 각각의 턴온 여부 역시 나머지 아날로그 회로들의 턴온 여부와 별개로 결정될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(100)에서, 아날로그 회로는 다양한 조건 하에서 온오프 여부가 결정될 수 있다. 각각의 조건들은 데이터 입출력이 수행되는 메모리 영역에 따른 복수의 아날로그 회로들 각각의 턴온 여부에 대한 정보를 포함할 수 있다. 일례로, 메모리 장치(100)에 포함된 제어 로직 회로는 제1 조건, 또는 제1 조건과 다른 제2 조건 중 하나에 따라 복수의 메모리 영역 중 일부를 선택할 수 있고, 선택된 메모리 영역에 대응하는 IVC 드라이버를 턴온시킬 수 있다. 일례로, 제1 조건은 IVC 드라이버에 의한 전류 소모를 최소화하기 위한 조건일 수 있다. 일례로, 데이터 입출력 과정에서, 제1 조건에 따라 선택된 메모리 영역의 개수는 제2 조건에 따라 선택된 메모리 영역의 개수보다 적거나 같을 수 있다. 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 제1 조건 및 제2 조건에 대한 정보를 포함하는 논리 게이트를 갖는 IVC 드라이버를 이용하여 데이터 입출력 과정에서 턴온되는 IVC 드라이버의 개수를 최적화할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, IVC 드라이버는 2개 이상의 조건에 대한 정보를 포함하는 논리 게이트를 포함할 수 있다. 또한, IVC 드라이버 회로도 마찬가지로 도 5에 도시된 바로 한정되지 않고, 외부 전원 전압으로부터 내부 동작 전압을 생성하도록 기능하는 다양한 형태로 구현될 수 있다. 본 발명의 일 실시예들에 따른 메모리 장치들에서 IVC 드라이버를 턴온시키는 조건들에 대한 설명은 후술하기로 한다.
도　6은 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 소정의 과정을 거쳐 포함된 복수의 메모리 셀들에 데이터를 입출력할 수 있다. 일례로, 복수의 메모리 셀들에 데이터를 입출력하는 과정은 분리된 메모리 영역마다 순차적으로 진행될 수 있다. 일례로, 복수의 메모리 영역(MAT1, MAT2, ..., MAT8)에 각각 포함된 복수의 메모리 셀들에 대한 데이터의 입출력 동작은, 데이터 입출력 신호(DATA I/O)가 순차적으로 활성화되어 데이터가 순차적으로 입출력되는 제1 구간(P1), 및 제1 구간(P1) 이후 데이터 입출력 신호(DATA I/O)가 비활성화되는 제2 구간(P2)을 포함할 수 있다. 일례로, 제1 구간(P1) 및 제2 구간(P2)에서, 외부의 메모리 컨트롤러로부터 수신하는 칩 인에이블 신호(nCE)는 인에이블 상태(예를 들어, 로우 레벨)일 수 있다. 도 2를 함께 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 칩 인에이블 신호(nCE)가 인에이블 상태인 제1 구간(P1) 및 제2 구간(P2)에서 외부의 메모리 컨트롤러(10)와 복수의 신호들(CLE, ALE, nEW, nRE, DQS, DQ, nR/B)을 송수신할 수 있다. 이에 따라, 반도체 장치에 포함된 제어 로직 회로는 커맨드(CMD), 어드레스(ADDR) 등을 수신하여 반도체 장치의 동작을 제어할 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 메모리 장치는 제1 구간(P1) 및 제2 구간(P2)을 거쳐 복수의 메모리 영역(MAT1, MAT2, ..., MAT8)에 대하여 데이터를 입출력할 수 있다.
한편, 제1 구간(P1)은 복수의 메모리 영역(MAT1, MAT2, ..., MAT8) 각각에 대응하는 복수의 서브 구간(SP1, SP2, ..., SP8)을 포함할 수 있다. 메모리 장치는 각각의 복수의 메모리 영역들(MAT1, MAT2, ..., MAT8)에 대응하는 서브 구간에서 데이터를 입출력할 수 있다. 일례로, 메모리 장치는 제1 서브 구간(SP1)에서 제1 메모리 영역(MAT1)에 데이터를 입출력할 수 있고, 제1 서브 구간(SP1) 이후의 제2 서브 구간(SP2)에서 제2 메모리 영역(MAT2)에 데이터를 입출력할 수 있다. 마찬가지로 순차적으로 진행되는 제3 내지 제8 서브 구간(SP3, SP4, ..., SP8) 각각에서 제3 내지 제8 메모리 영역(MAT3, MAT4, ..., MAT8)에 데이터를 입출력할 수 있다.
전술한 바와 같이, 복수의 메모리 영역(MAT1, MAT2, ..., MAT8)에 데이터를 입출력하기 위해서는 외부 전원 전압을 내부 동작 전압으로 변환하여야 할 수 있다. 본 발명의 일 실시예에 따른 메모리 장치에서, 외부 전원 전압은 복수의 아날로그 회로에 의해 내부 동작 전압으로 변환될 수 있다. 일례로, 복수의 아날로그 회로는 데이터의 입출력이 수행되는 메모리 영역에 따라 선택적으로 턴온될 수 있고, 턴온된 복수의 아날로그 회로는 각각의 아날로그 회로에 대응하는 메모리 영역을 동작시키기 위한 내부 동작 전압을 생성할 수 있다. 한편, 어느 서브 구간에서 데이터의 입출력이 수행되는 메모리 영역과 턴온된 복수의 아날로그 회로를 포함하는 메모리 영역은 서로 동일하지 않을 수 있다. 일례로, 데이터의 입출력이 수행되지 않는 메모리 영역 중 적어도 하나에 포함된 복수의 아날로그 회로는 데이터의 입출력이 수행되는 메모리 영역에 포함된 복수의 아날로그 회로와 함께 턴온될 수 있다. 예컨대, 데이터의 입출력이 수행되는 메모리 영역은 입출력 메모리 영역으로 정의될 수 있고, 턴온된 복수의 아날로그 회로를 포함하는 메모리 영역은 선택된 메모리 영역으로 정의될 수 있다. 입출력 메모리 영역과 선택된 메모리 영역은 데이터 입출력이 진행됨에 따라 순차적으로 변화할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작과 관련하여, 제1 구간(P1) 및 제2 구간(P2)에서 칩 인에이블 신호(nCE)는 인에이블 상태일 수 있다. 한편, 제1 구간(P1)은 제1 내지 제8 서브 구간(SP1, SP2, ..., SP8)을 포함할 수 있다. 일례로, 제1 서브 구간(SP1)에서 제1 메모리 영역(MAT1)의 데이터 입출력 신호(DATA I/O)가 활성화되어 데이터의 입출력이 수행될 수 있다. 이 때, 제1 메모리 영역(MAT1)은 입출력 메모리 영역일 수 있다. 일례로, 제1 서브 구간(SP1)에서 입출력 메모리 영역에 해당하는 제1 메모리 영역(MAT1)에 포함된 제1 IVC 드라이버(1st　IVC DRV)와 함께 제2 메모리 영역(MAT2)에 포함된 제2 IVC 드라이버(2nd　IVC DRV)의 적어도 하나는 턴온될 수 있다. 이 때, 제1 메모리 영역(MAT1), 및 제2 메모리 영역(MAT2)은 선택된 메모리 영역일 수 있다.
한편, 선택된 메모리 영역이면서 입출력 메모리 영역이 아닌 메모리 영역은 현재 입출력 메모리 영역에 대한 데이터 입출력 후 데이터의 입출력이 진행될 예비 입출력 메모리 영역을 포함할 수 있다. 일례로, 제2 메모리 영역(MAT2)은 제1 서브 구간(SP1) 이후 진행되는 제2 서브 구간(SP2)에서 데이터의 입출력이 진행될 수 있다. 제1 서브 구간(SP1)에서 제2 IVC 드라이버(2nd　IVC DRV)는 제2 서브 구간(SP2)에 앞서 미리 제2 메모리 영역(MAT2)을 셋업시키기 위한 목적으로 턴온될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 선택된 메모리 영역이면서 입출력 메모리 영역이 아닌 메모리 영역은 예비 입출력 메모리 영역이 아닌 다른 메모리 영역을 더 포함할 수 있다.
도　7은　본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 흐름도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 복수의 메모리 영역에 대한 데이터 입출력을 순차적으로 진행하면서, 턴온되는 IVC 드라이버의 개수를 최적화하여 소모되는 전류를 감소시킬 수 있다.
일례로, 어드레스 디코더는 인가된 신호들에 기초하여 카운트된 어드레스를 출력할 수 있고, 입출력 회로는 어드레스를 입력받을 수 있다(S110). 일례로, 입출력 회로에 입력된 어드레스 컬럼 어드레스일 수 있다. 입출력 회로는 입력받은 어드레스에 기초하여 데이터 입출력을 수행할 입출력 메모리 영역을 선택할 수 있다(S120). 한편, 데이터 입출력을 수행하기 위해서는 외부 전원 전압을 내부 동작 전압으로 변환되어야 할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치에서, 외부 전원 전압은 IVC 드라이버에 의해 내부 동작 전압으로 변환될 수 있다. 일례로, 메모리 장치에 포함된 제어 로직 회로는 메모리 장치의 동작에 필요한 전류 소모 정도에 따라 선택된 메모리 영역의 범위와 관련된 조건을 결정할 수 있고(S130), 이에 따라 턴온되는 IVC 드라이버의 개수를 최적화할 수 있다(S140). 턴온된 IVC 드라이버는 외부 전원 전압을 입출력 메모리 영역의 데이터 입출력을 위한 내부 동작 전압으로 변환할 수 있다(S150). 일례로, 내부 동작 전압은 선택된 메모리 영역의 동작에 따라 달라질 수 있다. 본 발명의 일 실시예에 따른 메모리 장치는 변환된 내부 동작 전압을 이용하여 선택된 메모리 영역에 대한 데이터 입출력을 수행할 수 있다(S160).
한편, 복수의 메모리 영역에 대한 데이터 입출력은 전술한 바와 같이 복수의 서브 구간에서 순차적으로 수행될 수 있다. 다시 말해, 선택된 메모리 영역에 대한 데이터 입출력을 수행한 뒤, 모든 메모리 영역에 대한 데이터 입출력이 완료되었는지 확인하는 과정을 거칠 수 있다(S180). 데이터 입출력이 완료되지 않은 메모리 영역이 존재하는 경우, 어드레스 디코더로부터 새롭게 카운트된 어드레스를 다시 입력하는 S110부터 S180까지의 과정이 반복적으로 수행될 수 있다. 반면, 모든 메모리 영역에 대한 데이터 입출력이 완료된 경우 제2 구간으로 넘어간 뒤 메모리 장치의 다음 동작을 수행할 수 있다(S190).
다만, 도 7에 도시된 메모리 장치의 동작 흐름도는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 본 발명의 일 실시예들에 따른 메모리 장치들은 어드레스 디코더로부터 카운트된 어드레스에 기초하여 IVC 드라이버를 선택적으로 턴온시키고, 이를 이용하여 복수의 메모리 영역을 순차적으로 동작시킬 수 있다. 한편, 그 외의 단계들은 생략되거나 변경되어 진행될 수 있다. 또한, 변경된 순서에 의해 진행될 수도 있다.
도 8은　일반적인 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
일반적인 메모리 장치는 도 6에 도시된 본 발명의 일 실시예에 따른 메모리 장치와 유사한 방법으로 동작할 수 있다. 일례로, 일반적인 메모리 장치는 IVC 드라이버를 이용하여 외부 전원 전압을 내부 동작 전압으로 변환시키고, 변환된 내부 동작 전압을 이용하여 복수의 메모리 영역에 대한 데이터 입출력을 순차적으로 수행할 수 있다.
또한, 도 8을 참조하면 일반적인 메모리 장치에서, 복수의 메모리 영역(MAT1, MAT2, ..., MAT8)에 각각 포함된 복수의 메모리 셀들에 대한 데이터의 입출력 동작은, 데이터 입출력 신호(DATA I/O)가 순차적으로 활성화되어 데이터가 순차적으로 입출력되는 제1 구간(P1), 및 제1 구간(P1) 이후 데이터 입출력 신호(DATA I/O)가 비활성화되는 제2 구간(P2)을 포함할 수 있다. 제1 구간(P1)은 복수의 메모리 영역(MAT1, MAT2, ..., MAT8) 각각에 대응하는 복수의 서브 구간(SP1, SP2, ..., SP8)을 포함할 수 있다. 메모리 장치는 각각의 복수의 메모리 영역들(MAT1, MAT2, ..., MAT8)에 대응하는 서브 구간에서 데이터를 입출력할 수 있다. 한편, 제1 구간(P1) 및 제2 구간(P2)에서, 외부의 메모리 컨트롤러로부터 수신하는 칩 인에이블 신호(nCE)는 인에이블 상태(예를 들어, 로우 레벨)일 수 있다.
다만, 도 6에 도시된 본 발명의 일 실시예에 따른 메모리 장치와는 달리, 일반적인 메모리 장치에 포함된 IVC 드라이버들(1st　IVC DRV, 2nd　IVC DRV, ..., 8th　IVC DRV)은 복수의 메모리 영역들(MAT1, MAT2, ..., MAT8)의 데이터 입출력 신호(DATA I/O)와 무관하게 제1 구간(P1) 및 제2 구간(P2)에서 항상 턴온될 수 있다. 일례로, 제1 메모리 영역(MAT1)은 복수의 제1 IVC 드라이버(1st　IVC DRV)를 포함할 수 있고, 복수의 제1 IVC 드라이버(1st　IVC DRV)는 외부 전원 전압을 제1 메모리 영역(MAT1)의 동작에 필요한 내부 동작 전압으로 변환할 수 있다. 이 때, 복수의 제1 IVC 드라이버(1st　IVC DRV) 중 적어도 하나가 턴온될 수 있다. 한편, 턴온된 IVC 드라이버는 제1 메모리 영역(MAT1)에 대해 데이터 입출력이 수행되는 제1 서브 구간(SP1)뿐만 아니라 제1 구간(P1) 전체에 걸쳐 턴온 상태를 유지할 수 있다.
최근에는 비휘발성 메모리 장치의 데이터 입출력 속도가 증가함에 따라 메모리 장치에 사용되는 IVC 드라이버의 개수가 증가할 수 있다. 한편, 증가된 IVC 드라이버가 도 8에 도시된 일반적인 메모리 장치와 같이 동작하는 경우, 불필요한 전류 소모는 더 커질 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 장치와 같이 IVC 드라이버를 선택적으로 턴온시키는 경우, 전류 소모를 감소시키고 나아가 비휘발성 메모리 장치의 성능을 개선할 수 있다.
도　9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면이다.
도 9는 IVC 드라이버에 의한 전류 소모를 최소화하기 위한 제1 조건 하에서의 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면일 수 있다. 한편, 도 10은 내부 동작 전압을 생성하는데 있어서 제1 조건과 다른 제2 조건 하에서의 메모리 장치의 데이터 입출력 동작을 설명하기 위한 도면일 수 있다. 일례로, 발명의 일 실시예에 따른 메모리 장치는 데이터 입출력 동작 중에 턴온되는 IVC 드라이버의 개수를 제1 조건 및 제2 조건에 따라 최적화하여 불필요한 전류 소모를 감소시킬 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, IVC 드라이버에 의한 전류 소모를 최소화하기 위해 복수의 서브 구간(SP1, SP2, ..., SP8)에서 턴온시키는 IVC 드라이버의 개수를 최소화할 수 있다. 도 8에 도시된 일반적인 메모리 장치는 8개의 복수의 메모리 영역(MAT1, MAT2, ..., MAT8)을 포함할 수 있다. 전술한 바와 같이, 내부 동작 전압을 생성하기 위해 턴온되는 복수의 아날로그 회로들은 제1 구간(P1)에서 턴온 상태를 유지할 수 있다. 다시 말해, 제1 구간에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역은 8개일 수 있다. 한편, 제8 서브 구간(SP8)에서 턴온된 아날로그 회로는 제2 구간(P2)에서 턴온 상태를 유지할 수 있으므로, 제2 구간에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역도 마찬가지로 8개일 수 있다.
반면, 제1 조건 및 제2 조건에 따라 IVC 드라이버를 선택적으로 턴온시키는 본 발명의 일 실시예에 따른 메모리 장치에서, 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 이보다 적을 수 있다.
도 9를 참조하면, 제1 조건에 따라 IVC 드라이버를 선택적으로 턴온시키는 본 발명의 일 실시예에 따른 메모리 장치에서, 제1 구간동안 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 2개 이상 4개 이하일 수 있다. 일례로, 제1 서브 구간(SP1), 제2 서브 구간(SP2), 제5 서브 구간(SP5), 제6 서브 구간(SP6), 제8 서브 구간(SP8)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 2개일 수 있다. 일례로, 제3 서브 구간(SP3), 제7 서브 구간(SP7)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 3개일 수 있다. 일례로, 제4 서브 구간(SP4)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 4개일 수 있다. 다시 말해, 제1 조건 하에서 동작하는 메모리 장치는 제1 구간에서 평균 약 2.5개의 메모리 영역에 메모리 영역의 데이터 입출력을 위한 내부 동작 전압을 생성할 수 있다. 한편, 제2 구간에서는 제8 서브 구간(SP8)에서 턴온된 아날로그 회로를 포함하는 제6 메모리 영역(MAT6) 및 제8 메모리 영역(MAT8)에 턴온되는 복수의 아날로그 회로가 포함될 수 있다.
도 10을 참조하면, 제2 조건에 따라 IVC 드라이버를 선택적으로 턴온시키는 본 발명의 일 실시예에 따른 메모리 장치에서, 제1 구간동안 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 2개 이상 6개 이하일 수 있다. 일례로, 제1 서브 구간(SP1), 제5 서브 구간(SP5)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 2개일 수 있다. 일례로, 제2 서브 구간(SP2), 제6 서브 구간(SP6)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 3개일 수 있다. 일례로, 제3 서브 구간(SP3), 제7 서브 구간(SP7), 제8 서브 구간(SP8)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 4개일 수 있다. 일례로, 제4 서브 구간(SP4)에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 6개일 수 있다. 다시 말해, 제2 조건 하에서 동작하는 메모리 장치는 제1 구간에서 평균 약 3.5개의 메모리 영역에 메모리 영역의 데이터 입출력을 위한 내부 동작 전압을 생성할 수 있다. 한편, 제2 구간에서는 제8 서브 구간(SP8)에서 턴온된 아날로그 회로를 포함하는 제5 메모리 영역(MAT5) 내지 제8 메모리 영역(MAT8)에 턴온되는 복수의 아날로그 회로가 포함될 수 있다.
도 8에 도시된 일반적인 메모리 장치의 동작과 비교하였을 때, IVC 드라이버에 의한 전류 소모는 약 40% 내지 70% 가량 감소할 수 있다. 이에 따라, 불필요한 전류 소모를 감소시키면서 나아가 비휘발성 메모리 장치의 성능을 개선할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 일정한 규칙 하에서 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 조건에 따라 달라질 수 있다.
도　11 내지 도 24는, 도 9 및 도 10에 도시된 본 발명의 일 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 평면도들이다.
본 발명의 일 실시예에 따른 메모리 장치에서, 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역의 개수는 전술한 바와 같이 조건에 따라 달라질 수 있다. 다만, IVC 드라이버의 개수를 최적화하기 위해, 턴온되는 복수의 아날로그 회로를 포함하는 메모리 영역은 일정한 규칙 하에서 선택될 수 있다. 일례로, 선택된 메모리 영역은 입출력 메모리 영역 및 예비 입출력 메모리 영역을 포함할 수 있다. 일례로, 입출력 메모리 영역은 데이터 입출력이 수행되는 복수의 메모리 셀들을 포함하는 메모리 영역일 수 있고, 현재 서브 구간에 대응하는 메모리 영역일 수 있다. 일례로, 예비 입출력 메모리 영역은 다음 서브 구간에서 데이터 입출력이 수행될 복수의 메모리 셀들을 포함하는 메모리 영역일 수 있고, 다음 서브 구간에 대응하는 메모리 영역일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치에서, 제3 메모리 영역, 제4 메모리 영역, 제7 메모리 영역, 및 제8 메모리 영역과 같이 패드 영역과의 사이에 다른 메모리 영역이 배치되는 경우, 상기 다른 메모리 영역은 패드 영역과 메모리 영역들 각각과의 통로 역할을 할 수 있다. 일례로, 메모리 장치의 데이터 입출력 동작과 관련하여, 통로에 배치되는 메모리 영역에 포함된 복수의 아날로그 회로 중 적어도 하나가 더 턴온될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치(200)에서, 제1 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있고, 이는 제1 조건 및 제2 조건에서 동일할 수 있다. 일례로, 제1 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제1 메모리 영역(211)일 수 있다. 한편, 제1 서브 구간에서 입출력 메모리 영역인 제1 메모리 영역(211)에 포함된 복수의 제1 아날로그 회로(231) 중 적어도 하나는 턴온될 수 있다. 또한, 제1 서브 구간에서 예비 입출력 메모리 영역인 제2 메모리 영역(212)에 포함된 복수의 제2 아날로그 회로(232) 중 적어도 하나도 함께 턴온될 수 있다. 다만, 도시된 바에 한정되지 않고, 일 실시예에 따른 메모리 장치(200)는 제1 서브 구간에서, 제3 메모리 영역(213)에서의 데이터 입출력을 미리 셋업하기 위해 복수의 제3 아날로그 회로(233) 중 적어도 하나를 더 턴온시킬 수도 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치(300a, 300b)에서, 제2 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 12는 제1 조건에서의 메모리 장치(300a)일 수 있고, 도 13은 제2 조건에서의 메모리 장치(300b)일 수 있다. 일례로, 제2 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제2 메모리 영역(312)일 수 있다. 한편, 제2 서브 구간에서 입출력 메모리 영역인 제2 메모리 영역(312)에 포함된 복수의 제2 아날로그 회로(332) 중 적어도 하나는 턴온될 수 있다. 또한, 제2 서브 구간에서 예비 입출력 메모리 영역인 제3 메모리 영역(313)에 포함된 복수의 제3 아날로그 회로(333) 중 적어도 하나도 함께 턴온될 수 있다.
한편, 제3 아날로그 회로(333)를 포함하는 제3 메모리 영역(313)과 패드 영역(PAD) 사이에는 제1 메모리 영역(311)이 배치될 수 있다. 패드 영역(PAD)으로 인가된 외부 전원 전압을 제3 메모리 영역(313)으로 전달하기 위해 그 통로에 배치되는 제1 메모리 영역(311)에 포함된 복수의 제1 아날로그 회로(331) 중 적어도 하나가 더 턴온될 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치(400a, 400b)에서, 제3 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 14는 제1 조건에서의 메모리 장치(400a)일 수 있고, 도 15는 제2 조건에서의 메모리 장치(400b)일 수 있다. 일례로, 제3 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제3 메모리 영역(413)일 수 있다. 한편, 제3 서브 구간에서 입출력 메모리 영역인 제3 메모리 영역(413)에 포함된 복수의 제3 아날로그 회로 중 적어도 하나는 턴온될 수 있다. 한편, 제3 서브 구간에서 입출력 메모리 영역인 제3 메모리 영역(413)에 포함된 복수의 제3 아날로그 회로(433) 중 적어도 하나는 턴온될 수 있다. 또한, 제3 서브 구간에서 예비 입출력 메모리 영역인 제4 메모리 영역(414)에 포함된 복수의 제4 아날로그 회로(434) 중 적어도 하나도 함께 턴온될 수 있다.
한편, 제3 아날로그 회로(433)를 포함하는 제3 메모리 영역(413)과 패드 영역(PAD) 사이에는 제1 메모리 영역(411)이 배치될 수 있다. 패드 영역(PAD)으로 인가된 외부 전원 전압을 제3 메모리 영역(413)으로 전달하기 위해서는 그 통로에 배치되는 제1 메모리 영역(411)에 포함된 복수의 제1 아날로그 회로(431) 중 적어도 하나가 더 턴온되어야 할 수 있다. 마찬가지로, 제4 메모리 영역(414)에 외부 전원 전압을 전달하기 위해 제2 메모리 영역(412)에 포함된 복수의 제2 아날로그 회로(432) 중 적어도 하나가 더 턴온될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치(500a, 500b)에서, 제4 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 16은 제1 조건에서의 메모리 장치(500a)일 수 있고, 도 17은 제2 조건에서의 메모리 장치(500b)일 수 있다. 일례로, 제4 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제4 메모리 영역(514)일 수 있다. 한편, 제4 서브 구간에서 입출력 메모리 영역인 제4 메모리 영역(514)에 포함된 복수의 제4 아날로그 회로(534) 중 적어도 하나는 턴온될 수 있다. 또한, 제4 서브 구간에서 예비 입출력 메모리 영역인 제5 메모리 영역(515)에 포함된 복수의 제5 아날로그 회로(535) 중 적어도 하나도 함께 턴온될 수 있다.
한편, 제3 서브 구간에서의 동작과 유사하게, 제4 메모리 영역(514)과 패드 영역(PAD) 사이에 배치된 제2 메모리 영역(512)에 포함된 복수의 제2 아날로그 회로(532) 중 적어도 하나가 더 턴온될 수 있다. 또한, 제2 메모리 영역(512)과 제5 메모리 영역(515) 사이에 배치된 제6 메모리 영역(516)에 포함된 복수의 제6 아날로그 회로(536) 중 적어도 하나도 함께 턴온될 수 있다. 또한, 메모리 장치(500a, 500b)의 동작을 개선하기 위해, 복수의 제 3 아날로그 회로(533) 및 복수의 제1 아날로그 회로(531) 각각의 적어도 하나씩이 더 턴온될 수도 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치(600)에서, 제5 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있고, 이는 제1 조건 및 제2 조건에서 동일할 수 있다. 일례로, 제5 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제5 메모리 영역(615)일 수 있다. 한편, 제5 서브 구간에서 입출력 메모리 영역인 제5 메모리 영역(615)에 포함된 복수의 제5 아날로그 회로(635) 중 적어도 하나는 턴온될 수 있다. 또한, 제5 서브 구간에서 예비 입출력 메모리 영역인 제6 메모리 영역(616)에 포함된 복수의 제6 아날로그 회로(636) 중 적어도 하나도 함께 턴온될 수 있다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 메모리 장치(700a, 700b)에서, 제6 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 19는 제1 조건에서의 메모리 장치(700a)일 수 있고, 도 20은 제2 조건에서의 메모리 장치(700b)일 수 있다. 일례로, 제6 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제6 메모리 영역(716)일 수 있다. 한편, 제6 서브 구간에서 입출력 메모리 영역인 제6 메모리 영역(716)에 포함된 복수의 제6 아날로그 회로(736) 중 적어도 하나는 턴온될 수 있다. 또한, 제6 서브 구간에서 예비 입출력 메모리 영역인 제7 메모리 영역(717)에 포함된 복수의 제7 아날로그 회로(737) 중 적어도 하나도 함께 턴온될 수 있다. 또한, 제2 서브 구간에서의 동작과 유사하게, 제7 메모리 영역(717)과 패드 영역(PAD) 사이에 배치된 제5 메모리 영역(715)에 포함된 복수의 제5 아날로그 회로(735) 중 적어도 하나가 더 턴온될 수 있다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 메모리 장치(800a, 800b)에서, 제7 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 21는 제1 조건에서의 메모리 장치(800a)일 수 있고, 도 22는 제2 조건에서의 메모리 장치(800b)일 수 있다. 일례로, 제7서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제7 메모리 영역(817)일 수 있다. 한편, 제7 서브 구간에서 입출력 메모리 영역인 제7 메모리 영역(817)에 포함된 복수의 제7 아날로그 회로(837) 중 적어도 하나는 턴온될 수 있다. 또한, 제7 서브 구간에서 예비 입출력 메모리 영역인 제8 메모리 영역(818)에 포함된 복수의 제8 아날로그 회로(838) 중 적어도 하나도 함께 턴온될 수 있다. 또한, 제3 서브 구간에서의 동작과 유사하게, 제7 메모리 영역(817)과 패드 영역(PAD) 사이에 배치된 제5 메모리 영역(815)에 포함된 복수의 제5 아날로그 회로(835) 중 적어도 하나가 더 턴온될 수 있다. 마찬가지로, 제 8 메모리 영역(818)과 패드 영역(PAD) 사이에 배치된 제6 메모리 영역(816)에 포함된 복수의 제6 아날로그 회로(836) 중 적어도 하나가 더 턴온될 수도 있다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 메모리 장치(900a, 900b)에서, 제8 서브 구간에서의 입출력 메모리 영역과 선택된 메모리 영역을 설명하기 위한 도면일 수 있다. 일례로, 도 23은 제1 조건에서의 메모리 장치(900a)일 수 있고, 도 24는 제2 조건에서의 메모리 장치(900b)일 수 있다. 일례로, 제8 서브 구간에서 데이터 입출력이 수행되는 입출력 메모리 영역은 제8 메모리 영역(918)일 수 있다. 한편, 제8 서브 구간에서 입출력 메모리 영역인 제8 메모리 영역(918)에 포함된 복수의 제8 아날로그 회로(938) 중 적어도 하나는 턴온될 수 있다. 또한, 제4 서브 구간에서의 동작과 유사하게, 제8 메모리 영역(918)과 패드 영역(PAD) 사이에 배치된 제6 메모리 영역(916)에 포함된 복수의 제6 아날로그 회로(936) 중 적어도 하나가 더 턴온될 수 있다. 마찬가지로, 복수의 제 7 아날로그 회로(937) 및 복수의 제5 아날로그 회로(935) 각각의 적어도 하나씩이 더 턴온될 수도 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 25를 참조하면, 메모리 장치(1000)는 C2C(Chip to Chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al)　혹은 텅스텐(W)으로도 형성될 수 있다.
메모리　장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변　회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로　전기적　비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본　명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로　형성될 수 있다.
층간　절연층(215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인　본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀　영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의　워드라인들(1330)이 배치될 수 있다.
비트라인　본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일　수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도　25에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인　본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향에 수직하면서 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(1000)에서, 도시되지 않은 셀 컨택 플러그들은 은 주변 회로 영역(PERI)에서 IVC 드라이버를 포함하는 복수의 아날로그 회로들을 형성하는 회로 소자들과 전기적으로 연결될 수 있다. 한편, 전술한 바와 같이 복수의 아날로그 회로들을 형성하는 회로 소자들은 그 상부에 배치된 메모리 셀 영역(CELL)에 각각 대응할 수 있다. 입출력 패드들(1205, 1305)을 통해 인가된 외부 전원 전압은 복수의 아날로그 회로들에 의해 내부 동작 전압으로 변환될 수 있다. 한편, 내부 동작 전압은 메모리 장치(1000)의 동작에 따라 달라질 수 있고, 주변 회로 영역(PERI)에 포함된 회로 소자들로부터 형성되는 제어 로직 회로는 내부 동작 전압으로부터 본 발명의 일 실시예에 따른 메모리 장치(1000)를 동작시킬 수 있다.
외부　패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편　외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 25를　참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도　하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도　25를　참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서,　제 2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에　따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩되지 않을 수 있다. 도 25를　참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력　패드(1305)에 연결될 수 있다.
실시예들에　따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀　영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리　장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부　패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을　형성할 수도 있다.
워드라인　본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 2: 메모리 시스템 10: 메모리 컨트롤러
20: 메모리 장치 21: 메모리 인터페이스 회로
22: 제어 로직 회로 23: 메모리 셀 어레이
24: 어드레스 디코더 25: 입출력 회로
26: 전압 생성기 27: 로우 디코더
100, 200, ..., 900: 메모리 장치
110, 210, ..., 910: 복수의 메모리 영역
120, 220, ..., 920: 복수의 메모리 셀
130, 230, ..., 930: 주변 회로
P1: 제1 구간 P2: 제2 구간
SP1, SP2, ..., SP8: 제1 내지 제8 서브 구간

Claims (10)

  1. 복수의 제1 메모리 셀들, 및 복수의 제1 아날로그 회로를 포함하는 제1 메모리 영역;
    복수의 제2 메모리 셀들, 및 복수의 제2 아날로그 회로를 포함하는 제2 메모리 영역;
    외부의 메모리 컨트롤러로부터 인가된 외부 신호에 기초하여 상기 복수의 제1 아날로그 회로 및 상기 복수의 제2 아날로그 회로의 온오프 상태를 결정하고, 상기 복수의 제1 아날로그 회로 및 상기 복수의 제2 아날로그 회로는 상기 온오프 상태에 따라 외부 전원 전압을 메모리 셀들 각각의 동작을 위한 내부 동작 전압으로 변환하는 제어 로직 회로; 및
    상기 내부 동작 전압을 이용하여 데이터의 입출력을 수행할 입출력 메모리 영역을 선택하는 입출력 회로; 를 포함하고,
    상기 복수의 제1 메모리 셀들에 대한 데이터 입출력과 상기 복수의 제2 메모리 셀들에 대한 데이터 입출력은 순차적으로 진행되고, 상기 복수의 제1 메모리 셀들에 대하여 상기 데이터 입출력이 진행되는 동안, 상기 복수의 제1 아날로그 회로 중 적어도 하나와 함께 상기 복수의 제2 아날로그 회로 중 적어도 하나가 턴온되는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들에 대한 상기 데이터 입출력은 데이터 입출력 신호가 활성화되는 제1 구간, 및 상기 제1 구간 이후의 상기 데이터 입출력 신호가 비활성화되는 제2 구간을 포함하고,
    상기 제1 구간 및 상기 제2 구간에서, 상기 외부의 메모리 컨트롤러로부터 수신하는 칩 인에이블 신호가 인에이블 상태인 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    복수의 제3 메모리 셀들, 및 복수의 제3 아날로그 회로를 포함하는 제3 메모리 영역; 및
    복수의 제4 메모리 셀들, 및 복수의 제4 아날로그 회로를 포함하는 제4 메모리 영역; 을 더 포함하고,
    상기 제1 메모리 영역 내지 상기 제4 메모리 영역에 각각 포함된 복수의 메모리 셀들에 대한 데이터의 입출력 동작은, 상기 데이터가 순차적으로 입출력되는 제1 구간, 및 상기 제1 구간 이후의 제2 구간을 포함하고,
    상기 제1 구간은 복수의 메모리 영역 각각에 대응하는 복수의 서브 구간을 포함하며,
    상기 복수의 서브 구간에서, 상기 복수의 서브 구간 각각에 대응하는 입출력 메모리 영역에 포함된 복수의 입출력 아날로그 회로 중 적어도 하나가 턴온되고,
    상기 입출력 메모리 영역에 포함된 복수의 입출력 메모리 셀들에 대한 데이터 입출력이 이루어지는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 입출력 아날로그 회로 중 턴온되는 입출력 아날로그 회로의 개수는, 상기 입출력 메모리 영역의 동작에 기초하여 결정되는 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 복수의 서브 구간에서, 상기 입출력 아날로그 회로 중 적어도 하나와 함께, 상기 복수의 아날로그 회로 중 적어도 하나가 더 턴온되는 비휘발성 메모리 장치.
  6. 반도체 기판;
    상기 반도체 기판의 상면에 수직한 제1 방향에서 상기 반도체 기판 상에 배치되는 제1 메모리 영역;
    상기 반도체 기판의 상면에 평행한 제2 방향에서 상기 제1 메모리 영역과 인접하게 배치되는 제2 메모리 영역;
    상기 반도체 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향에서 상기 제1 메모리 영역과 인접하게 배치되는 제3 메모리 영역;
    상기 제2 메모리 영역과 상기 제3 방향에서 인접하고, 상기 제3 메모리 영역과 상기 제2 방향에서 인접하게 배치되는 제4 메모리 영역; 및
    상기 제1 메모리 영역 및 상기 제2 메모리 영역의 측면에 배치되어, 전원 패드를 통해 인가된 외부 전원 전압을 내부 동작 전압으로 변환하는 복수의 아날로그 회로에 전달하는 패드 영역; 을 포함하고,
    상기 복수의 아날로그 회로는 데이터의 입출력이 수행되는 메모리 영역에 따라 선택적으로 턴온되고,
    상기 제3 메모리 영역 또는 상기 제4 메모리 영역에 포함된 상기 복수의 아날로그 회로가 턴온되면, 상기 제1 메모리 영역 또는 상기 제2 메모리 영역 중 적어도 하나에 포함된 상기 복수의 아날로그 회로가 함께 턴온되는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 아날로그 회로는 상기 제1 메모리 영역과 상기 제2 메모리 영역이 인접한 공간, 및 상기 제3 메모리 영역과 상기 제4 메모리 영역이 인접한 공간에 배치되는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 메모리 영역 내지 상기 제4 메모리 영역과 상기 제2 방향에서 인접하여 미러(mirror) 형태로 배치되는 제5 메모리 영역 내지 제8 메모리 영역; 을 더 포함하고,
    상기 제1 메모리 영역 내지 상기 제8 메모리 영역에 각각 포함된 복수의 메모리 셀들에 대한 데이터의 입출력 동작은, 상기 데이터가 순차적으로 입출력되는 제1 구간, 및 상기 제1 구간 이후의 제2 구간을 포함하는 비휘발성 메모리 장치.
  9. 복수의 메모리 셀들을 각각 갖는 복수의 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 영역에 인접하도록 각각 배치되어, 외부 전원 전압을 내부 동작 전압으로 변환하는 복수의 아날로그 회로;
    상기 복수의 메모리 셀들 중 데이터가 입출력되는 복수의 입출력 메모리 셀들을 포함하는 입출력 메모리 영역을 결정하기 위한 어드레스를 카운트하여 출력하는 어드레스 디코더;
    상기 어드레스에 기초하여 상기 복수의 메모리 영역 중 일부만을 선택하고, 상기 선택된 메모리 영역에 대응하는 상기 복수의 아날로그 회로 중 적어도 하나를 선택적으로 턴온시키는 제어 로직 회로; 를 포함하고,
    상기 선택된 메모리 영역은, 상기 입출력 메모리 영역, 및 상기 입출력 메모리 영역에 대한 데이터 입출력 후 데이터의 입출력이 진행될 예비 입출력 메모리 영역을 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제어 로직 회로는 제1 조건, 또는 상기 제1 조건과 다른 제2 조건 중 하나에 따라 상기 복수의 메모리 영역 중 일부를 선택하고, 상기 선택된 메모리 영역에 대응되는 아날로그 회로를 턴온시키고,
    상기 데이터 입출력이 진행되는 모든 구간에서, 상기 제1 조건에 따라 선택된 상기 메모리 영역의 개수는, 상기 제2 조건에 따라 선택된 상기 메모리 영역의 개수보다 적거나 같은 비휘발성 메모리 장치.
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