KR102084547B1

KR102084547B1 - 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 외부 전원 제어 방법

Info

Publication number: KR102084547B1
Application number: KR1020130005920A
Authority: KR
Inventors: 김태현; 박준홍; 서성환; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2013-01-18
Filing date: 2013-01-18
Publication date: 2020-03-05
Also published as: KR20140093854A; US9147488B2; US20140204680A1; CN107256719B; US9437317B2; US20150364204A1; CN107256719A; CN103943149B; CN103943149A

Abstract

본 발명에 따른 비휘발성 메모리 장치의 외부 전원 제어 방법은,제 1 외부 전압의 강하에 따라 상기 제 1 외부 전압보다 높은 제 2 외부 전압을 내부 회로에 인가할 지를 판별하는 단계; 상기 제 2 외부 전압이 상기 내부 회로에 인가될 때 상기 제 2 외부 전압의 강하에 따라 플래그 신호를 발생하는 단계; 및 상기 플래그 신호에 응답하여 상기 내부 회로의 적어도 하나의 전압을 방전시키는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 외부 전원 제어 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, EXTERNAL POWER CONTROLLING METHOD THEREOF}

본 발명은 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 외부 전원 제어 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.

본 발명의 목적은 보다 안정적으로 외부 전압을 관리함으로써, 동작의 신뢰성을 향상시키는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 외부 전원 제어 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 외부 전원 제어 방법은: 제 1 외부 전압의 강하에 따라 제 2 외부 전압을 제 1 노드에 인가할 지를 판별하는 단계; 상기 제 2 외부 전압이 상기 제 1 노드에 인가될 때 상기 제 2 외부 전압의 강하에 따라 플래그 신호를 발생하는 단계; 상기 제 1 노드에 인가된 전압을 상기 플래그 신호에 응답하여 제 2 노드로 전달하는 단계; 및 상기 제 2 노드에 연결되는 내부 회로의 적어도 하나의 전압을 상기 플래그 신호에 응답하여 방전시키는 단계를 포함하고, 상기 제 2 외부 전압을 상기 내부 회로에 인가할 지를 판별하는 단계는, 상기 제 1 외부 전압이 강하될 때 검출 신호를 발생하는 단계; 및 상기 검출 신호에 응답하여 상기 제 2 외부 전압을 상기 제 1 노드에 인가하는 단계를 포함한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 갖는 메모리 셀 어레이; 제 1 및 제 2 외부 전압들을 입력 받고, 상기 제 2 외부 전압을 상기 제 1 외부 전압보다 높고, 상기 제 1 및 제 2 외부 전압들 각각의 강하를 검출 및 차단 여부를 판별하는 외부 전원 제어 로직; 상기 외부 전원 제어 로직을 통하여 상기 제 1 및 제 2 외부 전압들을 입력 받고, 구동에 필요한 전압들을 발생하는 전압 발생 회로; 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 블록에 상기 발생된 전압들을 제공하는 어드레스 디코더; 상기 선택된 메모리 블록의 메모리 셀들에 프로그램될 데이터를 임시로 저장하거나, 상기 선택된 메모리 블록의 메모리 셀들로부터 읽혀진 데이터를 임시로 저장하는 입출력 회로; 및 상기 전압 발생 회로, 상기 어드레스 디코더, 및 상기 입출력 회로를 제어하는 제어 로직을 포함한다.

본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 제 1 외부 전압의 강하에 따라 상기 제 1 외부 전압보다 높은 제 2 외부 전압의 내부 회로로 인가 여부를 판별하고, 상기 제 2 외부 전압이 상기 내부 회로로 인가될 때 상기 제 2 외부 전압의 강하에 따라 플래그 신호를 발생하는 외부 전원 제어 로직; 및 상기 적어도 하나의 비휘발성 메모리 장치로 상기 제 2 외부 전압의 입력 여부를 지시하는 외부 전압 명령을 입력 받고, 상기 외부 전압 명령에 대응하는 데이터를 저장하는 외부 고전압 설정 레지스터를 포함한다.

상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 외부 전압들의 검출 및 차단 여부를 판별하는 외부 전원 제어 로직을 구비함으로써, 종래의 그것보다 보다 안정적으로 동작을 수행할 수 있다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 외부 전원 제어 로직을 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 외부 전압 검출기를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 외부 고전압 검출기를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 프로그램 전압 발생기를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 패스 전압 발생기를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 외부 전압의 강하에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다.
도 8은 본 발명의 실시 예에 따른 외부 고전압의 강하에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 실시 예에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다.
도 10 내지 도 13은 본 발명의 실시 예에 따른 외부 전원 제어 로직에 따른 효과를 설명하기 위한 도면들이다.
도 14는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 16은 본 발명에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 17은 본 발명에 따른 통신장치를 예시적으로 보여주는 블록도이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 외부 전원 제어 로직(120, EPCL), 전압 발생 회로(130, VGNRT), 어드레스 디코더(140, XDEC), 입출력 회로(150), 및 제어 로직(160)을 포함한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 낸드 플래시 메모리 장치라고 하겠다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에서는 설명의 편의를 위하여 하나의 메모리 블록을 도시한다. 메모리 블록은, 비트라인들(BL0 ~ BLn, n은 2이상의 정수) 각각에 연결된 스트링(string)을 포함한다. 여기서 스트링은 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 메모리 셀들(MC0 ~ MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통하여 전송되는 전압에 의하여 구동된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통하여 전송되는 전압에 의하여 구동된다. 메모리 셀들(MC0 ~ MCm) 각각은 적어도 하나의 비트의 데이터를 저장하고, 대응하는 워드라인들(WL0 ~ WLm)에 전송되는 전압들에 의하여 구동된다.

외부 전원 제어 로직(120)은 외부(예를 들어, 메모리 제어기)로부터 적어도 2개의 외부 전압들(EVC, VPPx)을 입력 받고, 외부 전압들(EVC, VPPx) 각각의 강하(drop) 여부를 검출하고, 검출된 결과에 따라 외부 전압들(EVC, VPPx)을 내부 회로(101)에 인가 혹은 차단시키거나, 내부 회로(101)를 제어하는 플래그 신호(FS)를 발생한다. 여기서, 제 2 외부 전압(VPPx)은 제 1 외부 전압(EVC)보다 높다. 실시 예에 있어서, 제 2 외부 전압(VPPx)은 대략 12 V일 수 있다. 여기서 내부 회로(101)는 비휘발성 메모리 장치(100)에서 외부 전원 제어 로직(120)을 제외한 구성 요소들(예를 들어, 110, 130, 140, 150 160)일 것이다. 여기서 플래그 신호(FS)는 비휘발성 메모리 장치(100)의 구동의 안정성을 위하여, 현재 동작 모드를 종료하거나, 스탠바이 모드로 전환시키거나, 고전압 방전시키거나 등의 지시하는 제어 신호이다.

실시 예에 있어서, 제 1 외부 전압(EVC)의 강하가 검출될 때, 제 2 외부 전압(VPPx)은 내부 회로(101)에 인가되지 않을 수 있다.

실시 예에 있어서, 제 2 외부 전압(VPPx)의 강하가 검출될 때, 플래그 신호(FS)가 발생될 수 있다.

실시 예에 있어서, 플래그 신호(FS)에 응답하여 비휘발성 메모리 장치(100)의 현재 모드(current mode)는 종료되고, 모드 종료 이후에는, 워드라인들(WL0 ~ WLm) 및 비트라인들(BL0 ~ BLn)의 전압들이 모두 방전될 것이다.

전압 발생 회로(130)는 제 1 외부 전압(EVC) 혹은 제 2 외부 전압(VPPx)을 입력 받고, 구동에 필요한 구동 전압들(Vpp, Vers, Vpgm, Vpass, Vr, Vread, ...)을 발생한다. 전압 발생 회로(130)는 적어도 하나의 전하 펌프(도시되지 않음)에 의한 제 1 외부 전압(EVC)의 펌핑 동작을 이용하거나, 제 2 외부 전압(VPPx)의 전압 분배 동작을 이용하여 구동 전압들(Vpp, Vers, Vpgm, Vpass, Vr, Vread, ...)을 발생할 것이다. 여기서, 전하 펌프는 펌프 활성화 신호(PEB)에 응답하여 활성화될 것이다.

어드레스 디코더(140)는 어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하고, 구동에 필요한 워드라인 전압들(예를 들어, 프로그램 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vers), 검증 전압(Vvfy, 읽기 전압(Vr), 읽기 패스 전압(Vread) 등)을 대응하는 워드라인들로 전송한다.

입출력 회로(150)는 프로그램 동작에서 외부로부터 입력된 데이터를 임시로 저장하였다가 쓰여질 페이지에 저장하고, 읽기 동작에서 읽혀질 페이지로부터 데이터를 읽어와 임시로 저장하였다가 외부로 출력한다. 입출력 회로(150)는 비트라인들(BL0 ~ BLn) 각각에 대응하는 페이지 버퍼들(도시되지 않음)을 포함한다. 페이지 버퍼들 각각은, 프로그램/읽기 동작의 위한 복수의 래치들을 포함한다.

제어 로직(160)은 비휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(160)은 외부의 메모리 제어기로부터 제공되는 제어 신호들 및 명령을 해석하고, 해석 결과에 응답하여 전압 발생 회로(130), 어드레스 디코더(140), 및 입출력 회로(150)를 제어한다.

제어 로직(160)은 외부로부터 외부 고전압 명령(External Vpp CMD)을 입력 받고, 외부 고전압 명령에 대응하는 데이터를 저장하는 외부 고전압 설정 레지스터(162)를 포함한다. 실시 예에 있어서, 외부 고전압 명령은 외부의 메모리 제어기로부터 전송되고, 호스트의 요청, 사용자의 요청, 혹은 외부 고전압(VPPx)의 검출 여부에 따라 메모리 제어기로부터 발행될 수 있다. 제어 로직(160)은 외부 고전압 설정 레지스터(162)에 저장된 데이터를 근거로 하여 펌프 활성화 신호(PEB)를 발생한다.

일반적인 비휘발성 메모리 장치는 전원 효율을 증대시키기 위하여 외부 고전압(VPPx)을 선택적으로 사용하지만, 외부 고전압(VPPx)의 강하를 검출 및 그에 따라 내부 회로를 제어하지 않는다. 이에 일반적인 비휘발성 메모리 장치는 인가되는 외부 고전압(VPPx)에 따라 내부 동작의 신뢰성에 문제를 야기할 수 있다.

반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 외부 전압들(EVC, VPPx) 각각을 검출하고 그 결과에 따라 내부 회로(101)를 제어하는 외부 전원 제어 로직(120)을 구비함으로써, 종래의 그것과 비교하여 보다 안정적인 동작을 확보할 수 있다.

도 2는 도 1에 도시된 외부 전원 제어 로직(120)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 외부 전원 제어 로직(120)은 제 1 스위치(SW1), 제 2 스위치(SW2), 외부 전압 검출기(122, 혹은 "제 1 외부 전압 검출기"), 및 외부 고전압 검출기(124, 혹은, "제 2 외부 전압 검출기")를 포함한다.

외부 전압 검출기(122)는 외부 전압 패드(102)에 연결되고, 외부 전압(EVC)의 강하를 검출하고, 외부 전압(EVC)의 강하가 검출될 때 검출 신호(DET)를 발생한다.

외부 고전압 검출기(124)는 외부 고전압 패드(103)에 연결되고, 외부 전압(EVC)을 입력 받아 구동하고, 외부 고전압(VPPx)의 강하를 검출하고, 외부 고전압(VPPx)이 기준값(혹은, 기준 전압) 아래로 떨어질 때 플래그 신호(FS)를 발생한다.

실시 예에 있어서, 플래그 신호(FS)는 플래그 신호 패드(104)를 통하여 외부의 메모리 제어기로 출력될 수 있다. 여기서 플래그 신호 패드(104)는 비휘발성 메모리 장치(100)가 낸드 플래시 메모리 장치일 때 R/B 패드일 수 있다. 메모리 제어기는 전송된 플래그 신호(FS)에 응답하여 비휘발성 메모리 장치(100)로 어떠한 명령도 전송하지 않을 것이다.

실시 예에 있어서, 외부 고전압 검출기(124)는 제 1 스위치(SW1)와 제 2 스위치(SW2) 사이에 전송되는 외부 고전압(VPPx)을 검출할 수 있다.

다른 실시 예에 있어서, 외부 고전압 검출기(124)는 외부 고전압 패드(103)의 외부 고전압(VPPx)을 검출할 수 있다. 이 경우, 플래그 신호(FS)는 외부 전압(EVC)의 검출 신호(DET)와 외부 고전압(VPPx)의 강하 여부를 지시하는 신호의 조합으로 결정될 수 있다.

실시 예에 있어서, 제 1 스위치(SW1)는 검출 신호(DET)에 응답하여 외부 고전압 패드(103)과 제 1 노드(ND1)을 전기적으로 연결할 수 있다. 도 2에 도시된 제 1 스위치(SW1)는 검출 신호(DET)에 응답하여 개폐될 것이다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 제 1 스위치(SW1)는 플래그 신호(FS)에 응답하여 개폐될 수도 있다. 다른 실시 예에 있어서, 제 1 스위치(SW1)는 플래그 신호(FS)에 응답하여 외부 고전압 패드(103)과 제 1 노드(ND1)을 전기적으로 연결할 수 있다.

실시 예에 있어서, 제 2 스위치(SW2)는 플래그 신호(FS)에 응답하여 제 1 노드(ND1)와 제 2 노드(ND2)를 전기적으로 연결할 수 있다. 여기서 외부 고전압 패드(103)에 입력된 외부 고전압(VPPx)은 제 2 노드(ND2)를 통하여 내부 회로(101, 도 1 참조)에 전달될 것이다.

도 2에서는 제 2 스위치(SW2)를 통하여 스위치드 고전압(Switched VPPx)을 내부 회로(도 1 참조)로 전송한다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 외부 전원 제어 로직(120)은 제 2 스위치(SW2)를 생략한 구조로 구현될 수도 있다.

본 발명의 실시 예에 따른 외부 전원 제어 로직(120)은 외부 전압 패드(102) 및 외부 고전압 패드(103) 각각에 입력되는 외부 전압(EVC) 및 외부 고전압(VPPx)의 강하 여부를 검출함으로써 발생된 검출 신호(DET) 및 플래그 신호(FS)에 따라 내부 회로(101)를 보호한다.

도 3은 도 2에 도시된 외부 전압 검출기(122)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 외부 전압 검출기(122)는 엔모스 트랜지스터(NM), 피모스 트랜지스터(PM), 및 디플리션 트랜지스터(DT)를 포함한다. 엔모스 트랜지스터(NM)과 피모스 트랜지스터(PM)는 직렬 연결되고, 엔모스 트랜지스터(NM)의 게이트와 피모스 트랜지스터(PM)의 게이트는 외부 전압 패드(102)에 연결된다. 외부 고전압 패드(103)과 피모스 트랜지스터(PM) 사이에 디플리션 트랜지스터(DT)가 연결된다. 디플리션 트랜지스터(DT)의 게이트는 검출 신호(DET)의 출력단에 연결될 것이다.

외부 전압 검출기(122)는 다음과 같이 동작한다. 외부 전압(EVC)이 입력될 때, 엔모스 트랜지스터(NM)는 턴온되고, 피모스 트랜지스터(PM)은 턴오프 될 것이다. 따라서, 검출 신호(DET)는 접지단(GND)에 대응하는 전압이 출력될 것이다. 외부 전압(EVC)이 입력될 때, 엔모스 트랜지스터(NM)는 턴오프되고 피모스 트랜지스터(PM)는 턴온될 것이다. 이때, 검출 신호(DET)는 외부 고전압 패드(103)의 전압이 출력될 것이다.

도 3에서는 고전압(VPPx)으로부터 내부의 저전압용 회로를 보호하기 위하여 디플리션 트랜지스터(DT)를 트랜지스터를 사용하였다. 본 발명은 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 외부 전압 검출기(122)는 디플리션 트랜지스터(DT)를 대신하여 고전압용 트랜지스터를 사용할 수도 있다.

본 발명의 실시 예에 따른 외부 전압 검출기(122)는 외부 전압 패드(102)에 입력된 외부 전압(EVC)의 강하 여부에 따라 검출 신호(DET)를 발생한다.

도 4는 도 2에 도시된 외부 고전압 검출기(124)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 외부 고전압 검출기(124)는 비교기(CMP) 및 직렬 연결된 다이오드들(D1,D2)로 구성된 전압 분배기(124-1)를 포함한다. 비교기(CMP)는 외부 전압(EVC) 혹은 내부 전압(IVC)을 입력 받아 구동되고, 기준 전압(Vref)와 전압 분배기(124-1)로부터 출력된 분배 전압을 비교함으로써 플래그 신호(FS)를 발생한다. 여기서 분배 전압은 다이오드들(D1, D2)에 의해 스위치드 고전압(Switched VPPx)와 접지단(GND)의 전압을 분배함으로써 발생될 것이다. 여기서 스위치드 고전압(Switched VPPx)은 도 2에 도시된 바와 같이, 검출 신호(DET)에 응답하여 제 1 스위치(SW1)가 턴온된 외부 고전압(VPPx)을 의미한다.

실시 예에 있어서, 기준 전압(Vref)은 외부 전압(EVC) 혹은 내부 전압(IVC)을 이용하여 발생될 수 있다.

다른 실시 예에 있어서, 기준 전압(Vref)은 외부로부터 입력되는 외부 전압(EVC) 및 외부 고전압(VPPx)와 다른 전압일 수 있다.

본 발명의 실시 예에 따른 외부 고전압 검출기(124)는 검출 신호(DET)에 의해 스위치드 고전압(Switched VPPx)의 강하 여부에 따라 플래그 신호(FS)를 발생한다.

앞서 설명한 바와 같이, 도 1에 도시된 외부 전원 제어 로직(120)으로부터 출력된 외부 전압들(EVC, VPPx)은 구동 전압들(예를 들어, 프로그램 전압, 패스 전압)을 발생하는 펌핑 동작에 이용될 수 있다.

도 5는 본 발명의 실시 예에 따른 프로그램 전압 발생기(131)를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 프로그램 전압 발생기(131)는 프로그램 전압 전하 펌프(Pump_PGM, 131-1), 프로그램 전압 검출기(VD_PGM, 131-2), 및 프로그램 전압 오실레이터(OSC_PGM, 131-3)을 포함한다.

프로그램 전압 전하 펌프(Pump_PGM, 131-1)는 펌핑 클록(CLK_PP)에 응답하여 펌핑 동작(pumping operation)을 수행함으로써, 프로그램 전압(Vpgm)을 발생한다. 예를 들어, 펌핑 동작을 통하여 직렬 연결된 캐퍼시터들을 사전에 결정된 전압(EVC/IVC)으로 충전시킴으로써, 출력 전압의 전압 레벨이 프로그램 전압(Vpgm)의 전압 레벨까지 올라갈 것이다. 프로그램 전압 검출기(VD_PGM, 131-2)는 발진 신호(OSC)를 입력 받고, 프로그램 전압 전하 펌프(131-1)의 출력단의 전압을 감지함으로써, 펌핑 클록(CLK_PGM)을 발생한다. 프로그램 전압 오실레이터(131-3)는 발진 신호(OSC)를 발생한다.

도시되지 않았지만, 소거 전압(Vers) 및 고전압(Vpp)을 발생하는 전압 발생기도 프로그램 전압 발생기(131)와 유사하게 구현될 수 있다.

본 발명의 실시 예에 따른 프로그램 전압 발생기(131)는 외부 전압(EVC)의 펌핑 동작을 통하여 프로그램 전압(Vpgm)을 발생할 수 있다.

도 6은 본 발명의 실시 예에 따른 패스 전압 발생기(132)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 패스 전압 발생기(132)는 패스 전압 전하 펌프(Pump_PASS, 132-1), 패스 전압 검출기(VD_PASS, 132-2), 및 패스 전압 오실레이터(OSC_PASS, 132-3)을 포함한다.

패스 전압 전하 펌프(132-1)는 펌핑 클록(CLK_PASS)에 응답하여 펌핑 동작(pumping operation)을 수행함으로써, 내부 고전압(VPPi)을 발생한다.

패스 전압 전하 펌프(132-1)는 펌프 활성화 신호(PEB)에 응답하여 활성화될 것이다. 예를 들어, 펌프 활성화 신호(PEB)가 외부 고전압(VPPx)의 인가를 지시하는 경우, 패스 전압 전하 펌프(132-1)는 비활성될 것이다.

패스 전압 검출기(VD_PGM, 131-2)는 발진 신호(OSC)를 입력 받고, 패스 전하 펌프(132-1)의 출력단의 전압을 감지함으로써, 펌핑 클록(CLK_PASS)을 발생한다. 패스 전압 오실레이터(132-3)는 발진 신호(OSC)를 발생한다.

전압 분배기(131-4)는 외부 고전압(VPPx) 혹은 내부 고전압(VPPi)를 입력 받아 전압 분배함으로써 패스 전압(Vpass)을 발생한다.

실시 예에 있어서, 패스 전압 오실레이터(132-3)는 도 3에 도시된 프로그램 전압 오실레이터(131-3)와 동일할 수 있다.

본 발명의 실시 예에 따른 패스 전압 발생기는 외부 고전압(VPPx)의 입력 여부를 지시하는 펌프 활성화 신호(PEB)에 응답하여 펌핑 동작의 활성 여부를 결정할 것이다.

도 7은 본 발명의 실시 예에 따른 외부 전압(EVC)의 강하에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다. 도 2 내지 도 7을 참조하면, 외부 전원 제어 방법은 다음과 같다.

비휘발성 메모리 장치(100)는 프로그램/읽기/소거 명령을 수행할 것이다(S110). 외부 전압 검출기(122)는 외부 전압(EVC)의 강하인지를 판별하여, 판별된 값에 대응하는 검출 신호(DET)를 발생한 것이다(S120). 만일, 외부 전압(EVC)이 강하된다면, 외부 고전압(VPPx)이 내부 회로(101)에 인가되지 않도록 제 1 스위치(SW1)가 턴오프될 것이다(S125). 이후 120 단계로 다시 진입될 것이다. 반면에, 외부 전압(EVC)이 강하되지 않는다면, 내부 회로(101)가 외부 고전압(VPPx)을 인가 받을 수 있도록 제 1 스위치(SW1)가 턴온될 것이다(S130).

본 발명의 실시 예에 따른 외부 전원 제어 방법은 외부 전압(EVC)의 강하가 검출될 때 내부 회로(101)로 외부 고전압(VPPx)의 인가를 원천적으로 차단시킬 수 있다.

도 8은 본 발명의 실시 예에 따른 외부 고전압의 강하에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다. 도 2 내지 도 8을 참조하면, 외부 전원 제어 방법은 다음과 같다.

비휘발성 메모리 장치(100)는 프로그램/읽기/소거 명령을 수행할 것이다(S210). 외부 고전압 검출기(124)는 외부 고전압(EVC)이 강하인지를 판별할 것이다(S220). 예를 들어, 외부 고전압(EVC)을 분배한 전압이 기준 전압(Vref)보다 아래인 지가 판별될 것이다.

만일, 외부 고전압(EVC)을 분배한 전압이 기준 전압(Vref)보다 아래일 때, 외부 고전압 검출기(124)는 플래그 신호(FS)를 발생하고, 플래그 신호(FS)에 따라 비휘발성 메모리 장치(100)가 제어될 것이다(S225). 예를 들어, 비휘발성 메모리 장치(100)는 플래그 신호(FS)에 응답하여 현재 상태(명령에 따라 수행하는 동작)을 중단하거나, 스탠바이 모드(standby mode)로 진입하거나, 내부 회로(101)의 고전압을 방전시키거나, 알앤비 신호(RnB)을 발생할 것이다. 또한, 실시 예에 있어서, 플래그 신호(FS)에 응답하여 비휘발성 메모리 장치(100)의 리커버리 동작이 수행될 수 있다. 여기서 리커버리 동작은 프로그램/소거/읽기 동작시 워드라인들(WL0 ~ WLm) 및 비트라인들(BL0 ~ BLn)의 전압들을 접지단으로 방전 시키는 것이다. 이후 220 단계로 다시 진입될 것이다.

반면에, 외부 고전압(EVC)을 분배한 전압이 기준 전압(Vref)보다 이상일 때, 비휘발성 메모리 장치(100)는 현재의 상태를 유지할 것이다(S230).

본 발명의 실시 예에 따른 외부 전원 제어 방법은 외부 고전압(VPPx)의 강하가 검출될 때, 비휘발성 메모리 장치(100)의 구동 안정성을 확보하기 위하여 내부 회로(101)를 제어하는 플래그 신호(FS)를 발생시킨다.

도 9는 본 발명의 실시 예에 따른 외부 전원 제어 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 외부 전원 제어 방법은 다음과 같다. 외부 전원 제어 로직(도 2의 120)의 외부 전압 검출기(122)는 제 1 외부 전압(예를 들어, 도 1에 도시된 외부 전압(EVC))의 강하에 따라 내부 회로(101)로 제 2 외부 전압(예를 들어, 도 1에 도시된 외부 고전압(VPPx))를 인가할 지 여부를 판별할 것이다(S310). 여기서 제 2 외부 전압(VPPx)은 제 1 외부 전압(EVC)보다 높다. 제 2 외부 전압(VPPx)이 내부 회로(101)에 인가될 때, 외부 전원 제어 로직(120)의 외부 고전압 검출기(124)는 제 2 외부 전압(VPPx)의 강하에 따라 플래그 신호(FS)를 발생한다(S320). 비휘발성 메모리 장치(100)는 플래그 신호(FS)에 응답하여 현재의 모드를 종료시킨다(S330). 현재 모드 종료 후에, 내부 회로(101)는 플래그 신호(FS)에 따라 내부 회로(101)의 적어도 하나의 전압을 방전시킨다(S340).

본 발명의 실시 예에 따른 외부 전원 제어 방법은 외부 전압(EVC)와 외부 고전압(VPPx)의 강하 여부를 검출하고, 그 결과에 따라 플래그 신호(FS)를 발생하고, 플래그 신호(FS)에 응답하여 비휘발성 메모리 장치(100)의 구동을 제어한다.

도 10 내지 도 13은 본 발명의 실시 예에 따른 외부 전원 제어 로직(120)에 따른 효과를 설명하기 위한 도면들이다.

도 10에 도시된 바와 같이 외부 전원 인가시, 외부 전압(EVC)이 로우 전압(low voltage)이고, 외부 고전압(VPPx)은 정상 전압(normal voltage)일 때, 외부 고전압(VPPx)이 비휘발성 메모리 장치(100)의 내부 회로(101)로 인가되지 않도록 제 1 스위치(도 2 참조, SW1)가 턴오프될 것이다. 외부 전압 검출기(도 2 참조, 120)는 비휘발성 메모리 장치(100)의 주요한 전원으로써 외부 전압(EVC)이 로우 전압으로 하강하는 것을 검출함으로써, 내부 회로(101) 및 외부 전압(EVC) 혹은 외부 전압(EVC)을 경유하는 전원을 사용하는 모든 회로의 동작을 비활성화시킬 것이다.

만일, 외부 전압(EVC)이 하강된 상태에서, 외부 고전압(VPPx)이 인가되더라도 검출 신호(DET)에 의하여 외부 고전압(VPPx)은 내부 회로(101)에 인가되는 것이 차단될 것이다. 이에, 외부 전압(EVC)이 인가되지 않은 상태에서 외부 고전압(VPPx)이 비휘발성 메모리 장치(100)로 입력되더라도, 내부 회로(101)로부터 외부 고전압(VPPx)의 인가가 차단될 수 있다. 그 결과로써, 내부 회로(101)에 고전압에 따른 보호 회로를 구비하지 않는 회로들의 신뢰성을 향상시킬 수 있다.

도 11에 도시된 바와 같이, 외부 전원 인가시, 외부 전압(EVC)이 정상 전압이고, 외부 고전압(VPPx)은 로우 전압일 때, 외부 고전압(VPPx)이 비휘발성 메모리 장치(100)의 내부 회로(101)로 인가되도록 제 1 스위치(SW1)가 턴온될 것이다.

도 12에 도시된 바와 같이, 외부 전원 차단시, 외부 전압(EVC)이 로우 전압(low voltage)이고, 외부 고전압(VPPx)은 정상 전압일 때, 외부 고전압(VPPx)이 비휘발성 메모리 장치(100)의 내부 회로(101)로 인가되지 않도록 제 1 스위치(SW1)가 턴오프될 것이다.

도 13에 도시된 바와 같이, 외부 전원 차단시, 외부 전압(EVC)이 정상 전압이고, 외부 고전압(VPPx)은 로우 전압일 때, 외부 고전압 검출기(도 2 참조, 124)는 외부 고전압(VPPx)의 전압 레벨이 기준 전압(Vref) 아래로 떨어짐에 따라 플래그 신호(FS)를 발생할 것이다. 다른 말로, 외부 전원 차단시, 외부 고전압(VPPx)의 강하가 외부 전압(EVC)의 강하보다 먼저 발생할 때, 외부 고전압 검출기(124)는 플래그 신호(FS)를 발생할 것이다. 플래그 신호(FS)에 응답하여 제 2 스위치(도 2 참조, SW2)를 턴오프시킬 것이다. 또한, 플래그 신호(FS)에 응답하여 비휘발성 메모리 장치(100)의 내부 회로(101)의 전압들을 방전시킴으로써, 비휘발성 메모리 장치(100)의 동작의 신뢰성을 향상시킨다.

한편, 제 1 스위치(SW1)의 개폐 여부도 플래그 신호(FS)에 결정될 수도 있다. 예를 들어, 플래그 신호(FS)가 외부 고전압(VPPx)의 강하를 지시할 때, 제 1 스위치(SW1)는 외부 전압(EVC)이 정상 전압에도 불구하고 도 13에 도시된 점선 부분과 같이 턴오프될 수 있다.

도 14는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다. 비휘발성 메모리 장치(1100)는 도 1 내지 도 13에서 설명된 외부 전원 제어 방법으로 구현될 것이다. 메모리 제어기(1200)는 복수의 채널들을 통하여 비휘발성 메모리 장치(1100)에 연결된다. 메모리 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정회로(1230), 코드 메모리(1240), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함한다.

본 발명의 실시 예에 따른 메모리 시스템(1000)은, 외부 전원(EVC, VPPx) 강하 여부에 따라 내부 회로로 인가 혹은 차단시키는 외부 전원 제어 로직(1120)을 구비함으로 비휘발성 메모리 장치(1100)의 동작 신뢰성을 향상시킬 수 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다.

도 15는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 15을 참조하면, SSD(2000)는 복수의 플래시 메모리 장치들(2100) 및 SSD 제어기(2200)를 포함한다. 플래시 메모리 장치들(2100)은 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 플래시 메모리 장치들(2100) 각각은 도 1 내지 도 13에 설명된 외부 전원 제어 방법으로 구현될 것이다. SSD 제어기(2200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 플래시 메모리 장치들(2100)에 연결된다. SSD 제어기(2200)는 적어도 하나의 중앙처리장치(2210), 버퍼 메모리(2220), 호스트 인터페이스(2250) 및 플래시 인터페이스(2260)를 포함한다.

본 발명에 따른 SSD(2000)는 외부 고전압(VPPx)을 이용함으로써 전원 효율을 증대시킬뿐 아니라, 외부 전원 제어 로직(EPCL)을 구비한 플래시 메모리 장치들(2100)을 구비함으로써 동작의 신뢰성을 향상시킬 수 있다.

본 발명은 eMMC(embedded)에 적용 가능하다.

도 16는 본 발명에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 16를 참조하면, eMMC(3000)는 적어도 하나의 낸드 플래시 메모리 장치(3100) 및 제어기(3200)는 하나의 칩으로 구현될 것이다. eMMC(3000)는 eMMC 4.4 규격을 지원할 수 있다.

낸드 플래시 메모리 장치(3100)는 SDR(single data rate) 낸드 혹은 DDR(double data rate) 낸드, toggle NAND일 수 있다. 실시 예에 있어서, 낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, ㄹfine-pitch ball grid array)에 적층되도록 구현될 수 있다. 여기서 낸드 플래시 메모리 장치들 각각은, 도 1 내지 도 13에서 설명된 외부 전원 제어 방법으로 구현될 것이다.

메모리 제어기(3200)는 복수의 채널들을 통하여 플래시 메모리 장치(3100)에 연결된다. 제어기(3200)는 적어도 하나의 제어기 코어(3210), 호스트 인터페이스(3250) 및 낸드 인터페이스(3260)를 포함한다. 적어도 하나의 제어기 코어(3210)는 eMMC(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3250)는 제어기(3210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(3260)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(3250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(3000)의 호스트 인터페이스(3250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.

eMMC(3000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(3200)에 제공된다.

본 발명의 실시 예에 따른 eMMC(3000)는 외부 고전압(VPPx)를 이용함으로써 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S 시리즈, 갤럭시노트 시리즈, 아이폰, 아이패드, 넥서스 등)에 응용 가능하다.

도 17은 본 발명에 따른 통신장치를 예시적으로 보여주는 블록도이다. 도 17를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 유닛(4200), 메모리 유닛(4300), 디스플레이 유닛(4400), 터치 스크린 유닛(4500), 및 오디오 유닛(4600)을 포함한다. 메모리 유닛(4300)은 적어도 하나의 버퍼 메모리, 적어도 하나의 비휘발성 메모리 장치를 포함하다. 여기서 적어도 하나의 비휘발성 메모리 장치는 적어도 2개의 외부 전압들(EVC, VPPx)을 입력받고, 외부 전압들(EVC, VPPx)의 강하 여부를 검출 및 차단하는 외부 전원 제어 로직(EPCL)을 포함한다. 외부 전원 제어 로직(EPCL)은 도 1 내지 도 13에서 설명된 외부 전원 제어 방법으로 구현될 것이다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 외부 전원 제어 로직
130: 전압 발생 회로
140: 어드레스 디코더
150: 입출력 회로
160: 제어 로직
162: 외부 고전압 설정 레지스터

Claims

비휘발성 메모리 장치의 외부 전원 제어 방법에 있어서:
제 1 외부 전압의 강하에 따라 제 2 외부 전압을 제 1 노드에 인가할 지를 판별하는 단계;
상기 제 2 외부 전압이 상기 제 1 노드에 인가될 때 상기 제 2 외부 전압의 강하에 따라 플래그 신호를 발생하는 단계;
상기 제 1 노드에 인가된 전압을 상기 플래그 신호에 응답하여 제 2 노드로 전달하는 단계; 및
상기 제 2 노드에 연결되는 내부 회로의 적어도 하나의 전압을 상기 플래그 신호에 응답하여 방전시키는 단계를 포함하고,
상기 제 2 외부 전압을 상기 제 1 노드에 인가할 지를 판별하는 단계는,
상기 제 1 외부 전압이 강하될 때 검출 신호를 발생하는 단계; 및
상기 검출 신호에 응답하여 상기 제 2 외부 전압을 상기 제 1 노드에 인가하는 단계를 포함하는 외부 전원 제어 방법.
제 1 항에 있어서,
상기 제 2 외부 전압은 상기 제 1 외부 전압보다 높게 설정되는 외부 전원 제어 방법.
제 2 항에 있어서,
상기 제 1 외부 전압이 상기 비휘발성 메모리 장치에 입력되지 않고, 상기 제 2 외부 전압이 상기 비휘발성 메모리 장치에 입력될 때, 상기 제 2 외부 전압이 상기 내부 회로에 인가되지 않도록 상기 내부 회로를 보호하는 단계를 더 포함하는 외부 전원 제어 방법.
제 1 항에 있어서,
상기 플래그 신호를 발생하는 단계는,
상기 제 2 외부 전압을 전압 분배하는 단계;
상기 분배된 전압과 기준 전압을 비교하는 단계; 및
상기 분배된 전압이 상기 기준 전압보다 낮을 때 상기 플래그 신호를 발생하는 단계를 포함하는 외부 전원 제어 방법.
제 4 항에 있어서,
상기 기준 전압은 상기 제 1 외부 전압을 이용하여 발생되는 외부 전원 제어 방법.
제 1 항에 있어서,
상기 플래그 신호에 응답하여 상기 비휘발성 메모리 장치의 현재 모드를 종료하는 단계; 및
상기 모드 종료 후에 상기 비휘발성 메모리 장치는 스탠바이 모드로 진입하는 단계를 더 포함하는 외부 전원 제어 방법.
제 1 항에 있어서,
상기 적어도 하나의 전압은 워드라인들 및 비트라인들의 전압들이고,
상기 플래그 신호에 응답하여 상기 비휘발성 메모리 장치가 명령을 현재 입력 받을 수 없다는 것을 지시하는 정보를 출력하는 단계를 더 포함하는 외부 전원 제어 방법.
복수의 메모리 블록들을 갖는 메모리 셀 어레이;
제 1 외부 전압이 강하하는 지 여부에 따라 검출 신호를 생성하고, 상기 검출 신호에 응답하여, 제 2 외부 전압이 강하하는 지 여부에 따라 플래그 신호를 생성하는 외부 전원 제어 로직;
상기 제 1 외부 전압, 및 상기 검출 신호에 응답하여 수신되는 상기 제 2 외부 전압에 기초하여 동작 전압들을 출력하는 전압 발생 회로;
어드레스에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 블록에 상기 발생된 전압들을 제공하는 어드레스 디코더;
상기 선택된 메모리 블록의 메모리 셀들에 프로그램될 데이터를 임시로 저장하거나, 상기 선택된 메모리 블록의 메모리 셀들로부터 읽힌 데이터를 임시로 저장하는 입출력 회로; 및
상기 전압 발생 회로, 상기 어드레스 디코더, 및 상기 입출력 회로를 제어하는 제어 로직을 포함하되,
상기 제 2 외부 전압은 상기 제 1 외부 전압보다 높은 비휘발성 메모리 장치.
삭제
제 8 항에 있어서,
상기 제 1 외부 전압 검출기는,
상기 제 2 외부 전압 패드에 연결된 드레인 및 출력단에 연결된 게이트를 갖는 디플리션 트랜지스터;
상기 디플리션 트랜지스터의 소스에 연결된 드레인, 상기 출력단에 연결된 소스 및 상기 제 1 외부 전압 패드에 연결된 게이트를 갖는 피모스 트랜지스터; 및
상기 출력단에 연결된 소스, 접지단에 연결된 드레인, 및 상기 제 1 외부 전압 패드에 연결된 게이트를 갖는 엔모스 트랜지스터를 포함하고,
상기 출력단은 상기 검출 신호를 출력하는 비휘발성 메모리 장치.
제 8 항에 있어서,
상기 제 2 외부 전압 검출기는,
상기 전압 발생 회로로 인가되는 상기 제 2 외부 전압을 분배하는 전압 분배기; 및
상기 전압 분배기로부터 출력되는 분배 전압과 기준 전압을 비교하는 비교기를 포함하고,
상기 분배 전압이 상기 기준 전압보다 낮을 때 상기 비교기는 상기 플래그 신호를 출력하는 비휘발성 메모리 장치.
제 11 항에 있어서,
상기 플래그 신호에 응답하여 모든 워드라인들, 및 모든 비트라인들을 방전시키는 리커버리 동작이 수행되는 비휘발성 메모리 장치.
제 8 항에 있어서,
상기 외부 전원 제어 로직은,
상기 제 2 외부 전압 패드에 연결되고, 상기 제 2 외부 전압 패드로부터 입력된 상기 제 2 외부 전압을 상기 검출 신호에 응답하여 스위치드 고전압으로 출력하는 제 1 스위치; 및
상기 스위치드 고전압을 상기 플래그 신호에 응답하여 상기 전압 발생 회로로 차단시키는 제 2 스위치를 더 포함하는 비휘발성 메모리 장치.
제 8 항에 있어서,
상기 외부 전원 제어 로직은,
상기 제 2 외부 전압 패드에 연결되고, 상기 제 2 외부 전압 패드로부터 입력된 상기 제 2 외부 전압을 상기 검출 신호에 응답하여 상기 전압 발생 회로로 인가하고, 상기 제 2 외부 전압을 상기 플래그 신호에 응답하여 상기 전압 발생 회로로 차단시키는 제 1 스위치를 더 포함하는 비휘발성 메모리 장치.
제 8 항에 있어서,
상기 전압 발생 회로는,
상기 비휘발성 메모리 장치로 상기 제 2 외부 전압이 입력될 때 적어도 하나의 전압을 발생하기 위한 펌핑 동작을 수행하지 않는 비휘발성 메모리 장치.
제 15 항에 있어서,
상기 전압 발생 회로는 프로그램 전압을 발생하는 프로그램 전압 발생기를 포함하고,
상기 프로그램 전압 발생기는,
상기 제 1 외부 전압을 입력 받고, 제 1 펌핑 클록에 응답하여 펌핑 동작을 수행함으로써 상기 프로그램 전압을 발생하는 프로그램 전압 전하 펌프;
상기 프로그램 전압 전하 펌프의 출력단에 연결되고, 상기 프로그램 전압이 타겟 전압인 지를 검출하고, 제 1 발진 신호를 입력 받고 상기 검출 결과에 대응하는 제 2 펌핑 클록을 발생하는 프로그램 전압 검출기; 및
상기 제 1 발진 신호를 발생하는 프로그램 전압 오실레이터를 포함하는 비휘발성 메모리 장치.
제 15 항에 있어서,
상기 전압 발생 회로는 패스 전압을 발생하는 패스 전압 발생기를 포함하고,
상기 패스 전압 발생기는,
상기 비휘발성 메모리 장치로 상기 제 2 외부 전압이 입력되지 않을 때, 상기 제 1 외부 전압을 입력 받고, 제 2 펌핑 클록에 응답하여 펌핑 동작을 수행함으로써 내부 고전압을 발생하는 패스 전압 전하 펌프;
상기 패스 전압 전하 펌프의 출력단에 연결되고, 상기 내부 고전압이 타겟 전압인 지를 검출하고, 제 2 발진 신호를 입력 받고 상기 검출 결과에 대응하는 상기 제 2 펌핑 클록을 발생하는 패스 전압 검출기;
상기 제 2 발진 신호를 발생하는 패스 전압 오실레이터;
상기 제 2 외부 전압 혹은 상기 내부 고전압을 전압 분배함으로써 상기 패스 전압을 발생하는 전압 분배기를 포함하는 비휘발성 메모리 장치.
제 8 항에 있어서,
상기 제어 로직은 외부로부터 상기 제 2 외부 전압이 상기 비휘발성 메모리 장치로 입력된다는 것을 지시하는 외부 전압 명령을 입력 받고, 상기 외부 전압 명령에 대응하는 데이터를 저장하는 외부전압 설정 레지스터를 더 포함하는 비휘발성 메모리 장치.
제 18 항에 있어서,
상기 제어 로직은 상기 외부전압 설정 레지스터에 저장된 데이터를 근거로 펌프 활성화 신호를 발생하고,
상기 전압 발생 회로는 전압들을 발생하기 위하여 상기 펌프 활성화 신호에 응답하여 펌핑 동작을 수행하는 비휘발성 메모리 장치.
적어도 하나의 비휘발성 메모리 장치; 및
상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
상기 적어도 하나의 비휘발성 메모리 장치는,
제 1 외부 전압이 강하하는 지 여부에 따라 생성되는 검출 신호에 기초하여 상기 제 1 외부 전압보다 높게 설정된 제 2 외부 전압를 내부 회로로 인가할 지 여부를 판별하고, 상기 제 2 외부 전압이 상기 내부 회로로 인가될 때 상기 제 2 외부 전압이 강하하는 지에 따라 플래그 신호를 발생하고, 상기 검출 신호에 응답하여 상기 제 2 외부 전압을 출력하는 외부 전원 제어 로직; 및
상기 적어도 하나의 비휘발성 메모리 장치로 상기 제 2 외부 전압의 입력 여부를 지시하는 외부 전압 명령을 입력 받고, 상기 외부 전압 명령에 대응하는 데이터를 저장하는 외부 고전압 설정 레지스터를 포함하는 메모리 시스템.