KR100748458B1 - 반도체 메모리 장치의 초기 전압 제어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 초기 동작시 고전위 전압(VPP)의 레벨을 검출하여 외부 공급전원(VDD)보다 일정값 이상 낮은 값을 가지면 코어 전압(Vcore)을 상승시키는 동작을 정지시키고 고전위 전압(VPP)의 레벨이 외부 공급전원(VDD)의 레벨까지 상승하게 되면 코어 전압(Vcore)을 상승시킴으로써 반도체 메모리 장치의 오동작의 발생을 방지하는 반도체 메모리 장치의 초기 전압 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 초기 전압 제어 회로는, 고전위 전압(VPP)의 레벨을 검출하여 상기 고전위 전압(VPP)이 외부 공급전원(VDD)보다 소정 레벨 낮은 기준 레벨보다 높으면 인에이블 되는 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단 및 상기 검출 신호가 인에이블 되면 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성 수단을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 메모리 장치의 초기 동작시 고전위 전압(VPP)의 레벨이 코어 전압(Vcore)의 레벨보다 현저하게 낮을 때 발생할 수 있는 래치업(latch-up) 등의 오동작의 발생을 방지하는 이점이 있다.
메모리, 코어 전압, 고전위 전압

Description

반도체 메모리 장치의 초기 전압 제어 회로{Circuit for Controlling Initial Voltage in Semiconductor Memory Apparatus}
도 1은 종래기술에 따른 코어 전압 생성 수단의 구성도,
도 2는 종래기술에 따른 초기 전압의 변화를 설명하기 위한 도면,
도 3은 일반적인 CMOS의 동작 원리를 나타낸 단면도,
도 4는 도 3에 도시한 CMOS의 등가 회로,
도 5는 본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로의 구성도,
도 6은 본 발명에 따른 고전위 전압 검출 수단의 상세 구성도,
도 7은 본 발명에 따른 코어 전압 생성 수단의 상세 구성도,
도 8은 본 발명에 의한 초기 전압의 변화를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 고전위 전압 검출 수단 110 : 외부 공급전원 구동부
120 : 노드 전압 제어부 122 : 제 1 트랜지스터
124 : 제 2 트랜지스터 126 : 제 3 트랜지스터
128 : 제 4 트랜지스터 130 : 고전위 전압 구동부
140 : 검출 신호 구동부 200/200-1 : 코어 전압 생성 수단
210 : 기준 전압 구동부 211 : 제 5 트랜지스터
213 : 제 6 트랜지스터 215 : 제 7 트랜지스터
217 : 제 8 트랜지스터 219 : 제 9 트랜지스터
220 : 코어 전압 생성부 222 : 스위칭 트랜지스터
224 : 캐패시터 230 : 전압 분배부
232 : 제 10 트랜지스터 234 : 제 11 트랜지스터
240 : 검출 신호 입력부 242 : 제 12 트랜지스터
244 : 제 13 트랜지스터 310 : PNP 트랜지스터
320 : NPN 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 내부 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부로부터 외부 공급전원(VDD), 그라운드 전압(VSS) 등을 공급 받아 동작한다. 외부에서 공급된 각각의 전압들은 상기 반도체 메모리 장치 내부의 각 영역에서 요구하는 레벨의 전압으로 변환된 후 사용된다. 반도체 메모리 장치는 내부의 각 영역의 필요에 따라 주변회로 동작전압(Vperi), 고전위 전압(VPP), 벌크 전압(VBB), 코어회로 동작전압(Vcore, 이하 코어 전압) 등이 사용되며, 외부에서 공급 받은 전압으로부터 내부의 전압을 생성하기 위해 각각의 내부 전압 생성 회로가 존재하게 된다.
반도체 메모리 장치의 내부 전압 중에서, 코어 전압(Vcore)은 외부 공급전원(VDD)으로부터 변압하여 만들어지며 일반적으로 정상 동작시 외부 공급전원(VDD)보다 약간 낮은 값을 갖는다. 이러한 특성의 코어 전압(Vcore)은 반도체 메모리 장치의 코어 회로부에 인가되어 주로 비트 라인 센스 증폭기의 동작에 사용된다.
고전위 전압(VPP)은 NMOS 트랜지스터의 문턱 전압(Vt) 손실을 보상하기 위해 사용되거나 셀 트랜지스터의 게이트를 제어하기 위해 워드 라인 구동 회로에 사용된다. 또한 비트 라인 절연 트랜지스터의 게이트를 조절하기 위해 사용되거나 NMOS 트랜지스터로 구성된 데이터 출력 구동부를 동작시키기 위해 풀업 트랜지스터의 게이트 입력에 사용된다.
일반적으로 고전위 전압(VPP)은 외부 공급전원(VDD)을 펌핑하여 생성되며 외부 공급전원(VDD)보다 높은 레벨의 값을 갖는다. 그러나 외부 공급전원(VDD)으로부터 전압을 공급 받아 생성되므로 반도체 메모리 장치의 동작 초기에는 외부 공급전원(VDD)보다 낮은 값을 갖는다. 이 때 외부 공급전원(VDD)은 반도체 메모리 장치의 동작을 시작하도록 하는 파워업 신호가 인에이블 될 때까지 전압을 고전위 전압(VPP)에 공급한다. 즉 파워업 신호가 디스에이블 되면 고전위 전압(VPP)은 외부 공급전원(VDD)으로부터 전압을 공급 받고 일정 시간 경과 후 외부 공급전원(VDD) 레벨의 상승에 따라 파워업 신호가 인에이블 되어 전압 공급이 중단되고 칩이 동작하기 시작한다.
이하, 종래의 기술에 따른 코어 전압 생성 회로를 도 1 ~ 도 4를 참조하여 설명하면 다음과 같다. 이하의 설명은 실제 구현 가능한 코어 전압 생성 회로를 나타내며 도면에 도시한 형태에 한정되지 않는다.
도 1은 종래기술에 따른 코어 전압 생성 수단의 구성도이다.
상기 코어 전압 생성 수단(200)은 기준 전압(Vref)을 구동하는 기준 전압 구동부(210), 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성부(220) 및 상기 기준 전압 구동부(210)의 구동을 위해 코어 전압(Vcore)을 분배하여 공급하는 전압 분배부(230)로 구성된다.
여기에서 상기 기준 전압 구동부(210)는 4개의 트랜지스터로 구현된 전류 미러 형태로 구성되어 있으며 제 5 트랜지스터(211)와 제 6 트랜지스터(213)의 공통 출력단에 제 9 트랜지스터(219)가 존재한다.
또한 상기 코어 전압 생성부(220)는 상기 기준 전압 구동부(210)로부터 전달되는 입력에 의해 외부 공급전원(VDD)을 차단하거나 공급하는 기능을 하는 스위칭 트랜지스터(222) 및 외부 공급전원(VDD)으로부터 공급되는 전압을 저장하여 코어 전압을 생성하는 캐패시터(224)로 구성된다.
그리고 상기 전압 분배부(230)는 저항 역할을 하는 두 개의 트랜지스터로 구성된다.
상기 기준 전압 입력부(210)의 기준 전압(Vref)이 상기 제 5 트랜지스터(211) 및 상기 제 9 트랜지스터(219)를 통해 입력되면 상기 제 7 트랜지스터(215)를 통해 상기 제 5 트랜지스터(211)에 흐르는 전류와 상기 제 8 트랜지스터(217)를 통해 상기 제 6 트랜지스터(213)에 흐르는 전류는 같아진다. 이 때 노드 2(N2)의 레벨에 따라 상기 스위칭 트랜지스터(222)에 흐르는 전류의 양이 달라지게 되며 상기 스위칭 트랜지스터(222)를 통해 상기 캐패시터(224)에 전압이 공급되어 코어 전압(Vcore)으로 저장된다.
상기 코어 전압(Vcore)은 상기 전압 분배부(230)의 제 10 및 제 11 트랜지스터(232, 234)에 의해 전압 분배되어 상기 제 6 트랜지스터(213)에 전달된다. 이 때 상기 제 10 및 제 11 트랜지스터(232, 234)가 같은 저항값을 갖는다면 상기 코어 전압(Vcore)의 2분의 1에 해당하는 전압이 상기 제 6 트랜지스터(213)에 전달될 것이다. 코어 전압(Vcore)의 레벨이 높아져서 상기 제 6 트랜지스터(213)에 전달되는 전압이 상기 기준 전압(Vref)의 값의 두 배를 넘게 되면 상기 노드 2(N2)의 전압 레벨이 높아지게 되어 상기 스위칭 트랜지스터(222)에 흐르는 전류량이 줄어들게 된다. 따라서 코어 전압(Vcore)은 다시 줄어들게 되어 기준 전압(Vref)의 2배에 해당하는 일정한 레벨을 유지하게 된다. 코어 전압(Vcore)의 레벨이 낮아져도 같은 원리로 코어 전압(Vcore)은 결국 기준 전압(Vref)의 2배에 해당하는 일정한 레벨을 유지한다.
도 2는 종래기술에 따른 초기 전압의 변화를 설명하기 위한 도면이다.
그래프를 보면 코어 전압(Vcore)의 레벨이 외부 공급전원(VDD)의 레벨까지 가파르게 상승하는 영역에서 고전위 전압(VPP)이 매우 낮은 값을 갖는 것을 확인할 수 있다. 반도체 메모리 장치의 동작 초기에는 고전위 전압(VPP)이 외부 공급전원(VDD)보다 낮은 값을 갖지만 코어 전압(Vcore)보다 일정 레벨 이상의 낮은 값을 갖 게 되면 반도체 메모리 장치는 오동작을 일으키게 된다.
도 3은 일반적인 CMOS의 동작 원리를 나타낸 단면도이다.
일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터는 도시한 바와 같이 P형 기판에 N-웰과 P-웰을 구성하여 제작된다. P-웰에는 NMOS 트랜지스터가 구현되고 N-웰에는 PMOS 트랜지스터가 구현되는데, 실제로 이루어지는 동작은 P-웰 상에 NPN 트랜지스터가 존재하는 것과 같고 N-웰 상에 PNP 트랜지스터가 존재하는 것과 같다.
도 4는 도 3에 도시한 CMOS의 등가 회로이다.
CMOS는 도시한 바와 같이, 에미터 단에 코어 전압(Vcore)이 인가되고 베이스 단에 고전위 전압(VPP)이 입력되며 컬렉터 단이 한 개의 저항을 통해 그라운드 전압(VSS)과 연결되는 PNP 트랜지스터(310)와, 컬렉터 단에 한 개의 저항을 통해 코어 전압(Vcore)이 인가되고 베이스 단에 벌크 전압(VBB)이 입력되며 에미터 단이 그라운드 전압(VSS)과 연결되는 NPN 트랜지스터(320)로 구성된 것과 같다.
이 때, 코어 전압(Vcore)이 고전위 전압(VPP)에 비해 일정 수준 이상 큰 값을 가지면 상기 PNP 트랜지스터(310)는 턴 온 되어 전류 I1이 흐르게 된다. 또한 벌크 전압(VBB)이 그라운드 전압(VSS)에 비해 일정 수준 이상 큰 값을 가지면 상기 NPN 트랜지스터(320)는 턴 온 되어 전류 I2가 흐르게 된다. 이와 같이 흐르게 된 전류 I1 또는 I2는 제어되지 않고 흐르는 동작이 지속되어 래치업(latch-up) 된다.
이와 같이 반도체 메모리 장치 내에서 코어 전압(Vcore)의 값이 고전위 전압(VPP)의 값보다 일정 레벨 이상 크게 되면, 래치업(latch-up) 현상이 발생하여 칩 내부에 큰 전류가 흐르게 됨으로 인해 오동작이 발생할 수 있다. 또한 각종 내부 전압의 생성이 불가능하게 되고 발열 현상으로 인해 칩이 파괴될 수도 있다. 게다가 래치업(latch-up) 상황 발생시 외부 전원을 차단하지 않으면 래치업(latch-up) 상황은 지속되며 이러한 상황에서 벗어나는 방법은 존재하지 않는다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 초기의 고전위 전압(VPP)의 레벨을 검출하여 외부 공급전원(VDD)보다 일정값 이상 낮은 값을 가지면 코어 전압(Vcore)을 상승시키는 동작을 정지시키고 고전위 전압(VPP)의 레벨이 외부 공급전원(VDD)의 레벨까지 상승하게 되면 코어 전압(Vcore)을 상승시킴으로써 반도체 메모리 장치의 오동작을 방지하는 반도체 메모리 장치의 초기 전압 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 초기 전압 제어 회로는, 고전위 전압(VPP)의 레벨을 검출하여 상기 고전위 전압(VPP)이 외부 공급전원(VDD)보다 소정 레벨 낮은 기준 레벨보다 높으면 인에이블 되는 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단; 및 상기 검출 신호가 인에이블 되면 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로의 구성도이다.
본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로는 고전위 전압(VPP)의 레벨을 검출하여 검출 신호(DET)를 생성 및 출력하는 고전위 전압 검출 수단(100) 및 상기 검출 신호(DET)가 인에이블 되면 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성 수단(200-1)으로 구성된다.
상기 고전위 전압 검출 수단(100)은 일정 레벨의 고전위 전압(VPP)을 검출하여 검출 신호(DET)를 상기 코어 전압 생성 수단(200-1)에 전달한다. 이 때, 고전위 전압(VPP)이 외부 공급전원(VDD)에 비해 소정 레벨 낮은 기준 레벨보다 낮으면 검출 신호(DET)는 디스에이블 되어 로우 레벨의 신호가 상기 코어 전압 생성 수단(200-1)에 입력된다. 이후 상기 코어 전압 생성 수단(200-1)은 로우 레벨의 검출 신호(DET)의 입력에 따라 외부 공급전원(VDD)으로부터 코어 전압(Vore)으로 공급되는 전압을 차단한다. 그러나 고전위 전압(VPP)이 상기 기준 레벨보다 높으면 상기 검출 신호(DET)는 인에이블 된다. 상기 코어 전압 생성 수단(200-1)은 인에이블 된 검출 신호(DET)의 입력에 따라 외부 공급전원(VDD)으로부터 코어 전압(Vore)으로 전압이 공급되도록 함으로써 코어 전압(Vcore)을 상승시키도록 한다.
도 6은 본 발명에 따른 고전위 전압 검출 수단의 상세 구성도이다.
상기 고전위 전압 검출 수단(100)은 외부 공급전원(VDD)을 구동하여 노드 1(N1)에 전달하기 위한 외부 공급전원 구동부(110), 상기 노드 1(N1)의 레벨을 제 어하기 위한 노드 전압 제어부(120), 고전위 전압(VPP)의 레벨에 따라 상기 노드 전압 제어부(120)가 동작하기 위한 신호를 출력하는 고전위 전압 구동부(130) 및 상기 노드 1(N1)의 전압을 구동하여 검출 신호(DET)를 생성하기 위한 검출 신호 구동부(140)로 구성된다.
여기에서 상기 외부 공급전원 구동부(110)는 외부 공급전원(VDD)이 인가되는 트랜지스터 어레이 또는 저항 어레이로 구현될 수 있으며 어느 하나의 형태로 한정되지 않는다. 그러나 이하에서는 도시한 바와 같이 외부 공급전원(VDD)이 인가되고 그라운드 전압(VSS)이 각각 입력되는 PMOS 트랜지스터 어레이로 구현된 것을 예로 들어 설명할 것이다.
그리고 상기 노드 전압 제어부(120)는 상기 고전위 전압 구동부(130)의 출력이 드레인 단과 게이트 단에 각각 입력되는 제 1 트랜지스터(122), 상기 외부 공급전원 구동부(110)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되는 제 2 트랜지스터(124), 상기 제 1 트랜지스터(122)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압이 인가되는 제 3 트랜지스터(126) 및 상기 제 2 트랜지스터(124)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압(VSS)이 인가되는 제 4 트랜지스터(128)로 구성된다. 이하에서는 상기 검출 신호 제어부(120)의 각각의 트랜지스터들이 NMOS 트랜지스터로 구현된 것을 예로 들어 설명할 것이다.
또한 상기 고전위 전압 구동부(130)는 외부 공급전원(VDD)이 인가되는 트랜 지스터 어레이 또는 저항 어레이로 구현될 수 있으며 어느 하나의 형태로 한정되지 않는다. 그러나 이하에서는 도시한 바와 같이 고전위 전압(VPP)이 인가되고 상기 고전위 전압(VPP)과 그라운드 전압(VSS)이 각각 입력되는 PMOS 트랜지스터 어레이로 구현된 것을 예로 들어 설명할 것이다.
그리고 상기 검출 신호 구동부(140)는 상기 외부 공급전원 구동부(110)를 통해 전달되고 상기 노드 전압 제어부(120)에 의해 제어된 상기 노드 1(N1)의 신호를 구동시키기 위한 적어도 하나 이상의 인버터로 구성된다.
상기 외부 공급전원 구동부(110)의 각각의 PMOS 트랜지스터에는 그라운드 전압(VSS)이 입력되므로 상기 외부 공급전원(VDD)의 레벨이 높아질수록 PMOS 트랜지스터 어레이는 더 크게 턴 온 될 것이다. 따라서 외부 공급전원(VDD)은 별다른 전압 강하 없이 노드 1(N1)에 전달된다.
상기 고전위 전압 구동부(130)에 인가되는 고전위 전압(VPP)이 낮은 값을 갖는 경우, 각각의 PMOS 트랜지스터의 게이트 단에는 로우 레벨의 전압이 입력되므로 PMOS 트랜지스터 어레이는 턴 온 된다. 그러나 상기 고전위 전압 구동부(130)의 로우 레벨의 출력 전압이 상기 노드 전압 제어부(120)의 각각의 NMOS 트랜지스터의 게이트 단에 입력되므로 제 1 ~ 제 4 트랜지스터(122 ~ 128)는 턴 오프 된다. 따라서 상기 노드 1에 인가되어 있는 하이 레벨의 전압은 상기 검출 신호 구동부(140)에서 반전 및 구동되어 로우 레벨의 검출 신호(DET)로 출력된다.
그러나 고전위 전압(VPP)의 값이 상승하여 외부 공급전원(VDD)과 유사한 값을 갖게 되면, 상기 노드 전압 제어부(120)의 제 1 ~ 제 4 트랜지스터(122 ~ 128) 는 턴 온 된다. 따라서 상기 노드 1(N1)의 전압은 상기 제 2 및 제 4 트랜지스터(124, 128)를 통해 그라운드 전압(VSS)과 연결되므로 상기 노드 1(N1)에는 로우 레벨의 전압이 인가된다. 이후 상기 노드 1(N1)의 로우 레벨의 전압은 상기 검출 신호 구동부(140)에서 반전 및 구동되어 하이 레벨의 검출 신호(DET)로 출력된다.
도 7은 본 발명에 따른 코어 전압 생성 수단의 상세 구성도이다.
상기 코어 전압 생성 수단(200-1)은 기준 전압(Vref)을 구동하는 기준 전압 구동부(210), 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성부(220), 상기 기준 전압 구동부(210)의 구동을 위해 코어 전압(Vcore)을 분배하여 공급하는 전압 분배부(230) 및 상기 고전위 전압 검출 수단(100)으로부터 입력되는 검출 신호(DET)가 디스에이블 되면 상기 기준 전압 구동부(210)의 동작을 중단시켜 코어 전압(Vcore)의 생성을 방지하는 검출 신호 입력부(240)로 구성된다.
여기에서 상기 기준 전압 구동부(210)는 4개의 트랜지스터로 구현된 전류 미러 형태로 구성되어 있으며 제 5 트랜지스터(211)와 제 6 트랜지스터(213)의 공통 출력단에 제 9 트랜지스터(219)가 존재한다.
또한 상기 코어 전압 생성부(220)는 상기 기준 전압 구동부(210)로부터 전달되는 입력에 의해 외부 공급전원(VDD)을 차단하거나 공급하는 기능을 하는 스위칭 트랜지스터(222) 및 상기 외부 공급전원(VDD)으로부터 공급되는 전압을 저장하여 코어 전압을 생성하는 캐패시터(224)로 구성된다.
그리고 상기 전압 분배부(230)는 저항 역할을 하는 두 개의 트랜지스터로 구 성된다.
또한 상기 검출 신호 입력부(240)는 상기 기준 전압 구동부(210)의 제 7 트랜지스터(215)와 병렬 연결된 제 12 트랜지스터(242) 및 제 8 트랜지스터(217)와 병렬 연결된 제 13 트랜지스터(244)로 구성된다.
상기 고전위 전압 검출부(100)에서 검출 신호(DET)가 디스에이블 되면, 즉 로우 레벨의 검출 신호(DET)가 상기 검출 신호 입력부(240)에 입력되면 상기 제 12 및 제 13 트랜지스터(242, 244)는 턴 온 되므로, 상기 제 7 트랜지스터(215) 및 상기 제 8 트랜지스터(217)에는 전류가 흐르지 않게 된다. 따라서 상기 제 12 트랜지스터(242)에 흐르는 전류는 상기 제 5 트랜지스터(211)를 통해 흐르게 되고 상기 제 13 트랜지스터(244)에 흐르는 전류는 상기 제 6 트랜지스터(213)를 통해 흐르게 된다. 그러므로 노드 2(N2)에 인가되는 하이 레벨의 신호는 상기 코어 전압 생성부(220)의 상기 스위칭 트랜지스터(222)를 턴 온 시키지 못하게 되어 코어 전압(Vcore)을 저장하는 상기 캐패시터(224)의 전하량은 증가하지 않는다.
그러나 상기 기준 전압 입력부(210)의 기준 전압(Vref)이 상기 제 5 트랜지스터(211) 및 상기 제 9 트랜지스터(219)를 통해 입력되었을 때 상기 고전위 전압 검출부(100)에서 검출 신호(DET)가 인에이블 되면, 즉 하이 레벨의 검출 신호(DET)가 상기 검출 신호 입력부(240)에 입력되면 상기 제 12 및 제 13 트랜지스터(242, 244)는 턴 오프 되므로, 상기 코어 전압 생성 수단(200-1)의 동작은 종래기술과 같게 된다. 즉 상기 제 7 트랜지스터(215)를 통해 상기 제 5 트랜지스터(211)에 흐르는 전류와 상기 제 8 트랜지스터(217)를 통해 상기 제 6 트랜지스터(213)에 흐르는 전류가 같고 노드 2의 레벨에 따라 상기 스위칭 트랜지스터(222)에 흐르는 전류의 양이 달라지게 되므로 상기 캐패시터(224)에는 상기 스위칭 트랜지스터(222)를 통해 외부 공급전원(VDD)이 전달되어 코어 전압(Vcore)으로 저장된다.
여기에서 상기 검출 신호 입력부(240)의 상기 제 12 및 제 13 트랜지스터(242, 244)는 PMOS 트랜지스터로 구현된 것을 예로 들어 나타내었다. 그러나 상기 제 12 및 제 13 트랜지스터(242, 244)는 NMOS 트랜지스터로 구현할 수 있으며 이 때의 상기 검출 신호(DET)가 인에이블 된다는 것은 상기 제 12 및 제 13 트랜지스터(242, 244)가 턴 오프 되도록 상기 검출 신호(DET)가 로우 레벨의 값을 갖는다는 뜻으로 이해해야 한다.
상기 코어 전압(Vcore)은 상기 전압 분배부(230)의 제 10 및 제 11 트랜지스터(232, 234)에 의해 전압 분배되어 상기 제 6 트랜지스터(213)에 전달된다. 이 때 상기 제 10 및 제 11 트랜지스터(232, 234)가 같은 저항값을 갖는다면 상기 코어 전압(Vcore)의 2분의 1에 해당하는 전압이 상기 제 6 트랜지스터(213)에 전달될 것이다. 코어 전압(Vcore)의 레벨이 높아져서 상기 제 6 트랜지스터(213)에 전달되는 전압이 상기 기준 전압(Vref)의 값의 두 배를 넘게 되면 상기 노드 2(N2)의 전압 레벨이 높아지게 되어 상기 스위칭 트랜지스터(222)에 흐르는 전류량이 줄어들게 된다. 따라서 코어 전압(Vcore)은 다시 줄어들게 되어 기준 전압(Vref)의 2배에 해당하는 일정한 레벨을 유지하게 된다. 코어 전압(Vcore)의 레벨이 낮아져도 같은 원리로 코어 전압(Vcore)은 결국 기준 전압(Vref)의 2배에 해당하는 일정한 레벨을 유지한다.
도 8은 본 발명에 의한 초기 전압의 변화를 설명하기 위한 도면이다.
고전위 전압(VPP) 레벨이 외부 공급전원(VDD)의 레벨에 근접한 값으로 상승하기 전에는 코어 전압(Vcore) 레벨이 상승하지 않음을 확인할 수 있다. 고전위 전압(VPP)이 외부 공급전원(VDD)과 일정값 이하의 전위차를 가질 때, 검출 신호(DET)가 인에이블 되고 이어 코어 전압(Vcore)이 상승한다. 따라서 코어 전압(Vcore)이 고전위 전압(VPP)보다 일정값 이상 높은 구간이 존재하지 않으므로 반도체 메모리 장치에는 초기 전압의 불안정으로 인한 오동작이 발생하지 않는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명은, 초기의 고전위 전압(VPP)의 레벨을 검출하여 외부 공급전원(VDD)보다 일정값 이상 낮은 값을 가지면 코어 전압(Vcore)을 상승시키는 동작을 정지시키고 고전위 전압(VPP)의 레벨이 외부 공급전원(VDD)의 레벨까지 상승하게 되면 코어 전압(Vcore)을 상승시킴으로써 반도체 메모리 장치의 오동작의 발생을 방지하는 효과가 있다.

Claims (9)

  1. 고전위 전압(VPP)의 레벨을 검출하여 상기 고전위 전압(VPP)이 외부 공급전원(VDD)보다 소정 레벨 낮은 기준 레벨보다 높으면 인에이블 되는 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단; 및
    상기 검출 신호가 인에이블 되면 외부 공급전원(VDD)으로부터 전압을 공급 받아 코어 전압(Vcore)을 생성하는 코어 전압 생성 수단;
    을 포함하며,
    상기 고전위 전압 검출 수단은,
    상기 외부 공급전원(VDD)을 구동하여 노드에 전달하기 위한 외부 공급전원 구동부;
    상기 노드의 전압의 레벨을 제어하기 위한 노드 전압 제어부;
    상기 고전위 전압(VPP)의 레벨에 따라 상기 노드 전압 제어부가 동작하기 위한 신호를 출력하는 고전위 전압 구동부; 및
    상기 노드의 전압을 구동하여 상기 검출 신호를 생성하기 위한 검출 신호 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 외부 공급전원 구동부는,
    상기 외부 공급전원(VDD)이 인가되고 출력단이 상기 노드에 연결되는 저항 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  4. 제 1 항에 있어서,
    상기 외부 공급전원 구동부는,
    상기 외부 공급전원(VDD)이 인가되고 출력단이 상기 노드에 연결되는 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  5. 제 1 항에 있어서,
    상기 노드 전압 제어부는,
    상기 고전위 전압 구동부의 출력이 드레인 단과 게이트 단에 각각 입력되는 제 1 트랜지스터;
    상기 외부 공급전원 구동부의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부의 출력이 게이트 단에 입력되는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터; 및
    상기 제 2 트랜지스터의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부의 출력이 게이트 단에 입력되며 공통 출력단에 상기 그라운드 전압(VSS)이 인가되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  6. 제 1 항에 있어서,
    상기 고전위 전압 구동부는,
    상기 고전위 전압(VPP)이 인가되고 출력단이 상기 노드 전압 제어부에 연결되는 저항 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  7. 제 1 항에 있어서,
    상기 고전위 전압 구동부는,
    상기 고전위 전압(VPP)이 인가되고 출력단이 상기 노드 전압 제어부에 연결되는 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  8. 제 1 항에 있어서,
    상기 검출 신호 구동부는,
    상기 노드의 신호를 입력으로 하는 적어도 하나 이상의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  9. 삭제
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