KR102571603B1 - 내부 전압 생성 장치 및 방법 - Google Patents

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Abstract

본 발명은 내부 전압 생성 장치에 관한 것으로, 제 1 전압과 타겟 전압을 비교하여 제 1 검출 신호를 생성하는 전압 검출 회로; 동작 인에이블 신호에 따라 활성화되어, 상기 제 1 전압과 제 2 전압 간의 전압차와 타겟 갭 전압을 비교하여 제 2 검출 신호를 생성하는 전압차 검출 회로; 상기 제 1 검출 신호에 따라 제 1 업/다운 코드 및 상기 동작 인에이블 신호를 생성하고, 상기 제 2 검출 신호에 따라 제 2 업/다운 코드를 생성하는 제어 회로; 전원 전압을 이용하여 상기 제 1 전압을 생성하며, 상기 제 1 업/다운 코드에 따라 상기 제 1 전압의 레벨을 조절하는 제 1 전압 생성 회로; 및 상기 전원 전압을 펌핑하여 상기 제 2 전압을 생성하며, 상기 제 2 업/다운 코드에 따라 상기 제 2 전압의 레벨을 조절하는 제 2 전압 생성 회로를 포함할 수 있다.

Description

내부 전압 생성 장치 및 방법{INTERNAL VOLTAGE GENERATION DEVICE AND METHOD}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 반도체 메모리 장치의 내부 전압 생성 장치 및 그의 동작 방법에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원 전압(VDD)과 접지 전압(VSS)을 공급받아 내부 동작에 필요한 내부 전압들을 생성하여 사용하고 있다. 메모리 장치의 내부 동작에 필요한 전압으로는 메모리 코어 영역에 공급하는 코어 전압(VCORE), 워드 라인을 구동하는데 사용되는 승압 전압(VPP), 코어 영역의 NMOS 트랜지스터의 벌크(bulk) 전압으로 공급되는 백바이어스 전압(VBB) 등이 있다.
여기서, 코어 전압(VCORE)은 외부에서 입력되는 전원 전압(VDD)을 일정한 레벨로 낮추어 생성할 수 있다. 반면, 승압 전압(VPP)은 외부로부터 입력되는 전원 전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스 전압(VBB)은 외부로부터 입력되는 접지 전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에, 승압 전압(VPP)과 백바이어스 전압(VBB)을 생성하기 위해서는 전하를 공급하는 펌핑을 수행하는 전압 펌프가 필요하다.
이와 같이, 내부 전압들이 별도의 내부 전압 생성 회로에서 생성되므로, 내부 전압들의 내부 온도 변화에 따른 레벨 변화가 각각 별도의 경향성을 가질 수 있다. 예를 들어, 내부 온도 변화에 따라 코어 전압(VCORE)은 레벨이 상승하고, 승압전압(VPP)은 레벨이 감소할 수 있다. 이 경우 tWR(Write Recovery Time) 페일(fail)이 유발될 수 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 반도체 메모리 장치의 코어 전압과 승압 전압 간의 일정한 전압차를 유지할 수 있는 내부 전압 생성 장치 및 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 내부 전압 생성 장치는, 제 1 전압과 타겟 전압을 비교하여 제 1 검출 신호를 생성하는 전압 검출 회로; 동작 인에이블 신호에 따라 활성화되어, 상기 제 1 전압과 제 2 전압 간의 전압차와 타겟 갭 전압을 비교하여 제 2 검출 신호를 생성하는 전압차 검출 회로; 상기 제 1 검출 신호에 따라 제 1 업/다운 코드 및 상기 동작 인에이블 신호를 생성하고, 상기 제 2 검출 신호에 따라 제 2 업/다운 코드를 생성하는 제어 회로; 전원 전압을 이용하여 상기 제 1 전압을 생성하며, 상기 제 1 업/다운 코드에 따라 상기 제 1 전압의 레벨을 조절하는 제 1 전압 생성 회로; 및 상기 전원 전압을 펌핑하여 상기 제 2 전압을 생성하며, 상기 제 2 업/다운 코드에 따라 상기 제 2 전압의 레벨을 조절하는 제 2 전압 생성 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 내부 전압 생성 방법은, 제 1 전압과 타겟 전압을 비교하는 단계; 상기 제 1 전압이 상기 타겟 전압 보다 작은 경우, 상기 제 1 전압의 레벨을 상승시키는 단계; 동작 인에이블 신호에 따라 상기 제 1 전압과 제 2 전압 간의 전압차와 타겟 갭 전압을 비교하는 단계; 및 상기 전압차와 상기 타겟 갭 전압의 비교 결과에 따라 상기 제 2 전압의 레벨을 조절하는 단계를 포함할 수 있다.
제안된 실시예에 따른 내부 전압 생성 회로는, 코어 전압과 승압 전압 간의 일정한 전압 차를 유지함으로써 페일에 따른 동작 오류가 발생되는 것을 방지할 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 내부 전압 생성 장치의 블록 구성도 이다.
도 2 는 도 1 의 코어 전압 검출 회로의 블록 구성도 이다.
도 3 은 도 1 의 전압차 검출 회로의 블록 구성도 이다.
도 4 는 도 3 의 전압차 검출 회로의 동작을 설명하기 위한 타이밍도 이다.
도 5 는 도 1 의 코어 전압 생성 회로의 블록 구성도 이다.
도 6 은 도 5 의 기준 전압 조절부의 상세 회로도 이다.
도 7 은 도 1 의 승압 전압 생성 회로의 블록 구성도 이다.
도 8 은 도 7 의 디텍터의 상세 회로도 이다.
도 9 및 도 10 은 도 1 의 타겟 갭 전압 생성 회로의 블록 구성도 이다.
도 11 은 본 발명의 실시예에 따른 내부 전압 생성 동작을 설명하기 위한 순서도이다.
도 12a 내지 도 12d 는 도 11 의 내부 전압 생성 동작의 이해를 돕기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 본 발명의 실시예에 따른 내부 전압 생성 장치(100)의 블록 구성도 이다.
도 1 을 참조하면, 내부 전압 생성 장치(100)는, 코어 전압 검출 회로(110), 전압차 검출 회로(120), 제어 회로(130), 코어 전압 생성 회로(140) 및 승압 전압 생성 회로(150)를 포함할 수 있다.
코어 전압 검출 회로(110)는, 코어 전압(VCORE)과 타겟 코어 전압(VCORE_TG)을 비교하여 제 1 검출 신호(DET1)를 생성할 수 있다. 예를 들어, 코어 전압 검출 회로(110)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작은 경우, 제 1 검출 신호(DET1)를 로직 하이 레벨로 출력할 수 있다. 코어 전압 검출 회로(110)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 경우, 제 1 검출 신호(DET1)를 로직 로우 레벨로 출력할 수 있다. 코어 전압 검출 회로(110)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작은 경우, 제 1 검출 신호(DET1)를 로직 하이 레벨로 출력할 수 있다. 한편, 코어 전압 검출 회로(110)는, 제 1 주기 신호(OSC1)에 따라 비교 동작을 수행하고, 제 2 주기 신호(OSC2)에 따라 제 1 검출 신호(DET1)를 출력할 수 있다. 제 1 주기 신호(OSC1) 및 제 2 주기 신호(OSC2)는 동일 주기를 가지되 서로 다른 타이밍에 활성화되는 신호일 수 있다. 예를 들어, 제 1 주기 신호(OSC1) 및 제 2 주기 신호(OSC2)는 180도 위상차를 가지는 신호일 수 있다.
전압차 검출 회로(120)는, 동작 인에이블 신호(GAP_EN)에 따라 활성화되어, 코어 전압(VCORE)과 승압 전압(VPP) 간의 전압차와 미리 설정된 타겟 갭 전압(GAP_TG)을 비교하여 제 2 검출 신호(DET2)를 생성할 수 있다. 전압차 검출 회로(120)는, 전압차가 타겟 갭 전압(GAP_TG) 보다 작은 경우, 제 2 검출 신호(DET2)를 로직 하이 레벨로 출력할 수 있다. 전압차 검출 회로(120)는, 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우, 제 2 검출 신호(DET2)를 로직 로우 레벨로 출력할 수 있다. 한편, 전압차 검출 회로(120)는, 제 1 주기 신호(OSC1)에 따라 비교 동작을 수행하고, 제 2 주기 신호(OSC2)에 따라 제 2 검출 신호(DET2)를 출력할 수 있다.
제어 회로(130)는, 제 1 검출 신호(DET1)에 따라 제 1 업/다운 코드(UP/DN1<1:m>) 및 동작 인에이블 신호(GAP_EN)를 생성할 수 있다. 예를 들어, 제어 회로(130)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작은 경우 제 1 검출 신호(DET1)가 로직 하이 레벨이 되면, 코어 전압(VCORE)의 레벨을 상승시키도록 제 1 업/다운 코드(UP/DN1<1:m>)를 조절할 수 있다. 반면, 제어 회로(130)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 경우 제 1 검출 신호(DET1)가 로직 로우 레벨이 되면, 제 1 업/다운 코드(UP/DN1<1:m>)를 조절하지 않음으로써 코어 전압(VCORE)의 레벨을 조절하는 동작을 생략하고, 동작 인에이블 신호(GAP_EN)를 활성화시킬 수 있다.
또한, 제어 회로(130)는, 제 2 검출 신호(DET2)에 따라 제 2 업/다운 코드(UP/DN2<1:m>)를 생성할 수 있다. 예를 들어, 제어 회로(130)는, 전압차가 타겟 갭 전압(GAP_TG) 보다 작은 경우 제 2 검출 신호(DET2)가 로직 하이 레벨이 되면, 승압 전압(VPP)의 레벨을 상승시키도록 제 2 업/다운 코드(UP/DN2<1:m>)를 조절할 수 있다. 반면, 제어 회로(130)는, 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우 제 2 검출 신호(DET2)가 로직 로우 레벨이 되면, 승압 전압(VPP)의 레벨을 감소시키도록 제 2 업/다운 코드(UP/DN2<1:m>)를 조절할 수 있다. 한편, 제어 회로(130)는, 제 1 주기 신호(OSC1)에 따라 제 1 업/다운 코드(UP/DN1<1:m>), 동작 인에이블 신호(GAP_EN) 및 제 2 업/다운 코드(UP/DN2<1:m>)를 출력할 수 있다.
코어 전압 생성 회로(140)는, 전원 전압(VDD)을 이용하여 코어 전압(VCORE)을 생성하며, 제 1 업/다운 코드(UP/DN1<1:m>)에 따라 코어 전압(VCORE)의 레벨을 조절할 수 있다.
승압 전압 생성 회로(150)는, 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)을 생성하며, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 레벨을 조절할 수 있다.
한편, 내부 전압 생성 장치(100)는, 타겟 갭 전압(GAP_TG)을 생성하는 타겟 갭 전압 생성 회로(160)를 포함할 수 있다. 일 실시예에서, 타겟 갭 전압 생성 회로(160)는, 반도체 메모리 장치 내의 온도 정보를 알려주는 온도 코드(미도시) 혹은 에러 정정 동작의 수행 여부를 알려주는 에러 정정 동작 신호(미도시)에 따라 타겟 갭 전압(GAP_TG)을 생성할 수 있다.
도 2 는 도 1 의 코어 전압 검출 회로(110)의 블록 구성도 이다.
도 2 를 참조하면, 코어 전압 검출 회로(110)는, 제 1 비교부(112) 및 제 1 래치부(114)를 포함할 수 있다.
제 1 비교부(112)는, 제 1 주기 신호(OSC1)에 따라 코어 전압(VCORE)과 타겟 코어 전압(VCORE_TG)을 비교하여 제 1 비교 신호(COMP1)를 출력할 수 있다. 제 1 비교부(112)는, 제 1 주기 신호(OSC1)에 따라 활성화되며, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 경우 로직 하이 레벨의 제 1 비교 신호(COMP1)를 출력하고, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작은 경우 로직 로우 레벨의 제 1 비교 신호(COMP1)를 출력할 수 있다.
제 1 래치부(114)는, 제 1 비교 신호(COMP1)를 저장하고, 제 2 주기 신호(OSC2)에 따라 저장된 제 1 비교 신호(COMP1)를 제 1 검출 신호(DET1)로 출력할 수 있다. 실시예예 따라, 제 1 래치부(114)는, 제 2 주기 신호(OSC2)에 따라 저장된 제 1 비교 신호(COMP1)를 반전하여 제 1 검출 신호(DET1)로 출력할 수 있다.
도 3 은 도 1 의 전압차 검출 회로(120)의 블록 구성도 이다.
도 3 을 참조하면, 전압차 검출 회로(120)는, 아날로그 감산기(122), 제 2 비교부(124) 및 제 2 래치부(126)를 포함할 수 있다.
아날로그 감산기(122)는, 동작 인에이블 신호(GAP_EN)에 따라 활성화되며, 코어 전압(VCORE)과 승압 전압(VPP)의 전압차에 대응되는 전압차 신호(D_CORE_PP)를 출력할 수 있다. 이 때, 전압차 신호(D_CORE_PP)는, 코어 전압(VCORE)과 승압 전압(VPP)의 전압차에 해당하는 아날로그 값을 가질 수 있다. 예를 들어, 아날로그 감산기(122)는, 코어 전압(VCORE)이 600 mV이고, 승압 전압(VPP)이 1.0 V일 경우, 400 mV의 아날로그 값을 가지는 전압차 신호(D_CORE_PP)를 출력할 수 있다.
제 2 비교부(124)는, 제 1 주기 신호(OSC1)에 따라 전압차 신호(D_CORE_PP)와 타겟 갭 전압(GAP_TG)을 비교하여 제 2 비교 신호(COMP2)를 출력할 수 있다. 제 2 비교부(124)는, 제 1 주기 신호(OSC1)에 따라 활성화되며, 전압차 신호(D_CORE_PP)가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우 로직 하이 레벨의 제 2 비교 신호(COMP2)를 출력하고, 전압차 신호(D_CORE_PP)가 타겟 갭 전압(GAP_TG) 보다 작은 경우 로직 로우 레벨의 제 2 비교 신호(COMP2)를 출력할 수 있다.
제 2 래치부(126)는, 제 2 비교 신호(COMP2)를 저장하고, 제 2 주기 신호(OSC2)에 따라 저장된 제 2 비교 신호(COMP2)를 제 2 검출 신호(DET2)로 출력할 수 있다. 실시예예 따라, 제 2 래치부(126)는, 제 2 주기 신호(OSC2)에 따라 저장된 제 2 비교 신호(COMP2)를 반전하여 제 2 검출 신호(DET2)로 출력할 수 있다.
도 4 는 도 3 의 전압차 검출 회로(120)의 동작을 설명하기 위한 타이밍도 이다. 도 4 에서는, 동작 인에이블 신호(GAP_EN)가 활성화된 경우를 가정하여 설명한다.
도 4 를 참조하면, 아날로그 감산기(122)는, 코어 전압(VCORE)과 승압 전압(VPP)의 전압차에 대응되는 전압차 신호(D_CORE_PP)를 출력한다.
제 2 비교부(124)는, 제 1 주기 신호(OSC1)에 따라 전압차 신호(D_CORE_PP)가 타겟 갭 전압(GAP_TG) 보다 작은 경우 로직 로우 레벨의 제 2 비교 신호(COMP2)를 출력한다. 제 2 래치부(126)는, 제 2 주기 신호(OSC2)에 따라 저장된 제 2 비교 신호(COMP2)를 반전하여 로직 하이 레벨의 제 2 검출 신호(DET2)로 출력할 수 있다. 제어 회로(130)는, 로직 하이 레벨의 제 2 검출 신호(DET2)에 따라 제 2 업/다운 코드(UP/DN2<1:m>)를 조절하고, 제 1 주기 신호(OSC1)에 따라 제 2 업/다운 코드(UP/DN2<1:m>)를 출력할 수 있다. 승압 전압 생성 회로(150)는, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 레벨을 상승시킬 수 있다. 이에 따라, 아날로그 감산기(122)는, 일정 레벨 상승한 전압차 신호(D_CORE_PP)를 출력할 수 있다.
상기의 동작이 반복하여 수행되어, 전압차 신호(D_CORE_PP)가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우, 제 2 비교부(124)는, 제 1 주기 신호(OSC1)에 따라 로직 하이 레벨의 제 2 비교 신호(COMP2)를 출력하고, 제 2 래치부(126)는, 제 2 주기 신호(OSC2)에 따라 로직 로우 레벨의 제 2 검출 신호(DET2)를 출력할 수 있다.
제어 회로(130)는, 로직 로우 레벨의 제 2 검출 신호(DET2)에 따라 제 2 업/다운 코드(UP/DN2<1:m>)를 조절하고, 승압 전압 생성 회로(150)는, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 레벨을 감소시킬 수 있다.
상기와 같은 동작을 통해, 전압차 신호(D_CORE_PP)의 레벨은 타겟 갭 전압(GAP_TG)의 레벨과 인접한 범위에서 토글링 할 수 있다.
도 5 는 도 1 의 코어 전압 생성 회로(140)의 블록 구성도 이다.
도 5 를 참조하면, 코어 전압 생성 회로(140)는, 기준 전압 조절부(142) 및 코어 전압 구동부(144)를 포함할 수 있다.
기준 전압 조절부(142)는, 제 1 업/다운 코드(UP/DN1<1:m>)에 따라 제 1 기준 전압(VREFC)의 레벨을 조절할 수 있다.
코어 전압 구동부(144)는, 제 1 기준 전압(VREFC)에 따라 전원 전압(VDD)을 구동하여 코어 전압(VCORE)을 출력할 수 있다.
도 6 은 도 5 의 기준 전압 조절부(142)의 상세 회로도 이다.
도 6 을 참조하면, 기준 전압 조절부(142)는, 제 1 비교기(OP1), 풀업 드라이버(PDR1), 다수의 트리밍 저항들(RT0~RTm) 및 다수의 제 1 스위치들(TSW1~TSWm)을 포함할 수 있다. 일 실시예에서, 풀업 드라이버(PDR1)는 PMOS 트랜지스터로 구성되고, 다수의 제 1 스위치들(TSW1~TSWm)은 트랜지스터들, 예를 들어, NMOS 트랜지스터들로 구성될 수 있다.
제 1 비교기(OP1)는, 피드백 전압(VFB1)과 밴드갭 전압(VBG)을 비교하여 구동 제어 신호(PU1)를 출력할 수 있다. 밴드갭 전압(VBG)은, 외부에서 공급되는 전압의 변화와 무관하게 일정한 전압 레벨을 가지는 전압이다. 제 1 비교기(OP1)는, 피드백 전압(VFB1)이 밴드갭 전압(VBG) 보다 낮은 레벨인 경우, 로직 로우 레벨로 인에이블되는 구동 제어 신호(PU1)를 생성할 수 있다.
풀업 드라이버(PDR1)는, 구동 제어 신호(PU1)에 따라 전원 전압(VDD)으로 제 1 노드(DND1)를 구동할 수 있다.
다수의 트리밍 저항들(RT0~RTm)은, 제 1 노드(DND1)와 접지 전압(VSS)단 사이에서 직렬 연결될 수 있다. 참고로, 마지막 트리밍 저항들(RTm-1 및 RTm)의 공통 노드(CND2)부터 피드백 전압(VFB1)이 출력될 수 있다.
다수의 제 1 스위치들(TSW1~TSWm)은, 인접한 트리밍 저항들의 공통 노드와 기준 전압 출력단(VREF_ND) 사이에 각각 연결될 수 있다. 예를 들어, 제 1 트리밍 저항(RT1)과 제 2 트리밍 저항(RT2)의 공통 노드(CND1)와 제 1 기준 전압(VREFC)의 출력단(VREF_ND) 사이에는 제 1 스위치(SW1)가 연결될 수 있다. 다수의 제 1 스위치들(TSW1~TSWm)은 각각, 대응되는 제 1 업/다운 코드(UP/DN1<1:m>)의 비트에 따라 턴온될 수 있다.
상기의 구성으로, 제 1 노드(DND1)의 전압은 다수의 트리밍 저항들(RT0~RTm)에 의해 분배되고, 기준 전압 출력단(VREF_ND)에서 출력되는 제 1 기준 전압(VREFC)의 전압 레벨은 턴온되는 제 1 스위치(TSW1~TSWm)에 따라 결정될 수 있다. 예를 들어, 제 1 업/다운 코드(UP/DN1<1:m>)의 제 1 비트(UP/DN1<1>)에 따라 제 1 스위치(TSW1)만 턴온되었다면, 제 1 저항(RT0)과, 나머지 저항(RT1~RTm)의 저항 비에 의해 제 1 노드(DND1)의 전압이 분배되어 제 1 기준 전압(VREFC)으로 출력될 수 있다.
도 7 은 도 1 의 승압 전압 생성 회로(150)의 블록 구성도 이다.
도 7 을 참조하면, 승압 전압 생성 회로(150)는, 디텍터(152), 오실레이터(154) 및 펌프(156)를 포함할 수 있다.
디텍터(152)는, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 분배비를 조절하여 조절 전압(VADJ)을 생성하고, 조절 전압(VADJ)과 제 2 기준 전압(VREFP)을 비교하여 발진 제어 신호(OSC_EN)를 생성할 수 있다. 예를 들어, 디텍터(152)는, 조절 전압(VADJ)이 제 2 기준 전압(VREFP) 보다 크거나 같으면, 발진 제어 신호(OSC_EN)를 로직 하이 레벨로 인에이블시켜 출력할 수 있다. 반면, 디텍터(152)는, 조절 전압(VADJ)이 제 2 기준 전압(VREFP) 보다 작으면, 발진 제어 신호(OSC_EN)를 로직 로우 레벨로 디스에이블시켜 출력할 수 있다.
오실레이터(154)는, 발진 제어 신호(OSC_EN)에 따라 활성화되어 펌핑 제어 신호(CLK1, CLK2)를 생성할 수 있다. 펌핑 제어 신호(CLK1, CLK2)는, 서로 반전된 위상을 가지는 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 포함할 수 있다.
펌프(156)는, 펌핑 제어 신호(CLK1, CLK2)에 따라 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)을 생성할 수 있다.
도 8 은 도 7 의 디텍터(152)의 상세 회로도 이다.
도 8 을 참조하면, 디텍터(152)는, 다수의 분배 저항들(RD1~RDm), 베이스 저항(RD0), 다수의 제 2 스위치들(DSW1~DSWm) 및 제 2 비교기(OP2)를 포함할 수 있다. 일 실시예에서, 다수의 제 2 스위치들(DSW1~DSWm)은 트랜지스터들, 예를 들어, NMOS 트랜지스터들로 구성될 수 있다.
다수의 분배 저항들(RD1~RDm)은, 전원 전압(VDD)단과 제 2 노드(DND2) 사이에서 직렬 연결될 수 있다. 참고로, 제 2 노드(DND2)에서 조절 전압(VADJ)이 출력될 수 있다. 베이스 저항(RD0)은, 제 2 노드(DND2)와 접지 전압(VSS)단 사이에 연결될 수 있다.
다수의 제 2 스위치들(DSW1~DSWm)은, 다수의 분배 저항들(RD1~RDm)과 각각 대응되며, 대응되는 분배 저항과 병렬 연결될 수 있다. 다수의 제 2 스위치들(DSW1~DSWm)은 각각, 대응되는 제 2 업/다운 코드(UP/DN2<1:m>)의 비트에 따라 턴온될 수 있다.
제 2 비교기(OP2)는, 제 2 노드(DND2)로부터 출력되는 조절 전압(VADJ)과 제 2 기준 전압(VREFP)을 비교하여 발진 제어 신호(OSC_EN)를 출력할 수 있다. 제 2 비교기(OP2)는, 조절 전압(VADJ)이 제 2 기준 전압(VREFP) 보다 크거나 같은 경우, 로직 하이 레벨로 인에이블되는 발진 제어 신호(OSC_EN)를 생성할 수 있다.
상기의 구성으로, 제 2 노드(DND1)의 전압은 다수의 분배 저항들(RD1~RDm)의 토탈 저항값과 베이스 저항(RD0)의 저항 비에 의해 분배되고, 제 2 노드(DND1)에서 출력되는 조절 전압(VADJ)의 전압 레벨은 턴온되는 제 2 스위치(DSW1~DSWm)에 따라 결정될 수 있다. 예를 들어, 제 2 업/다운 코드(UP/DN2<1:m>)의 제 1 비트(UP/DN2<1>)에 따라 제 1 스위치(DSW1)만 턴온되었다면, 분배 저항들(RD2~RDm)의 토탈 저항값과 베이스 저항(RD0)의 저항 비에 의해 제 2 노드(DND2)의 전압이 분배되어 조절 전압(VADJ)으로 출력될 수 있다.
도 9 는 일실시예에 따른 도 1 의 타겟 갭 전압 생성 회로(160)의 블록 구성도 이다.
도 9 를 참조하면, 타겟 갭 전압 생성 회로(160)는, 저항 분배부(162) 및 선택부(164)를 포함할 수 있다.
저항 분배부(162)는, 전원 전압(VDD)단과 접지 전압(VSS)단 사이에 직렬 연결된 다수의 저항들(RS0~RSn)을 포함하여 다수의 분배 전압들(DV1~DVn)을 출력할 수 있다. 선택부(164)는, 온도 코드(TEMPCODE<1:n>)에 따라 다수의 분배 전압들(DV1~DVn) 중 하나를 선택하여 타겟 갭 전압(GAP_TG)으로 출력할 수 있다.
도 10 은 다른 실시예에 따른 도 1 의 타겟 갭 전압 생성 회로(160)의 블록 구성도 이다.
도 10 을 참조하면, 타겟 갭 전압 생성 회로(160)는, 에러 정정 동작 검출부(166) 및 업다운 조절부(168)를 포함할 수 있다.
에러 정정 동작 검출부(166)는, 에러 정정 동작이 수행되었는지를 검출하여 에러 정정 동작 신호(ECCOP_ON)를 생성할 수 있다. 에러 정정 동작 신호(ECCOP_ON)는, 에러 정정 동작이 수행되었을 때 활성화되는 신호일 수 있다. 업다운 조절부(168)는, 에러 정정 동작 신호(ECCOP_ON)에 따라 타겟 갭 전압(GAP_TG)을 조절하여 출력할 수 있다. 예를 들어, 업다운 조절부(168)는, 에러 정정 동작이 수행되어 에러 정정 동작 신호(ECCOP_ON)가 활성화된 경우, 타겟 갭 전압(GAP_TG)의 레벨을 낮출 수 있다.
이하, 도 1 내지 도 10 을 참조하여 본 발명의 실시예에 따른 내부 전압 생성 방법을 설명하기로 한다.
도 11 은 본 발명의 실시예에 따른 내부 전압 생성 방법을 설명하기 위한 순서도이다.
도 11 을 참조하면, 먼저, 코어 전압 검출 회로(110)는, 코어 전압(VCORE)과 타겟 코어 전압(VCORE_TG)을 비교하여 제 1 검출 신호(DET1)를 생성할 수 있다(S1000: DETECT VCORE).
코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작은 경우(S1100: NO) 제 1 검출 신호(DET1)가 로직 하이 레벨이 된다. 제어 회로(130)는, 코어 전압(VCORE)의 레벨을 상승시키도록 제 1 업/다운 코드(UP/DN1<1:m>)를 조절하고, 이에 따라 코어 전압 생성 회로(140)는 코어 전압(VCORE)의 레벨을 상승시켜 출력할 수 있다(S1200: INCREASE VCORE). 보다 상세하게, 코어 전압 생성 회로(140)의 기준 전압 조절부(142)는, 제 1 업/다운 코드(UP/DN1<1:m>)에 따라 제 1 기준 전압(VREFC)의 레벨을 상승시킬 수 있다. 코어 전압 구동부(144)는, 레벨이 상승된 제 1 기준 전압(VREFC)에 따라 전원 전압(VDD)을 구동하여 코어 전압(VCORE)의 레벨을 상승시킬 수 있다.
상기의 동작(S1000~S1200)은 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같을 때까지 되풀이 될 수 있다.
반면, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 경우(S1100: YES) 제 1 검출 신호(DET1)가 로직 로우 레벨이 된다. 제어 회로(130)는, 코어 전압(VCORE)의 레벨을 조절하는 동작을 생략하고, 동작 인에이블 신호(GAP_EN)를 활성화시킬 수 있다.
전압차 검출 회로(120)는, 동작 인에이블 신호(GAP_EN)에 따라 활성화되어, 코어 전압(VCORE)과 승압 전압(VPP) 간의 전압차와 미리 설정된 타겟 갭 전압(GAP_TG)을 비교하여 제 2 검출 신호(DET2)를 생성할 수 있다(S1300: DETECT DIFFERENCE OF VPP-VCORE).
전압차가 타겟 갭 전압(GAP_TG) 보다 작은 경우(S1400: NO) 제 2 검출 신호(DET2)가 로직 하이 레벨이 된다. 제어 회로(130)는, 승압 전압(VPP)의 레벨을 상승시키도록 제 2 업/다운 코드(UP/DN2<1:m>)를 조절하고, 이에 따라 승압 전압 생성 회로(150)는 승압 전압(VPP)의 레벨을 상승시킬 수 있다(1500: INCREASE VPP). 보다 상세하게, 승압 전압 생성 회로(150)의 디텍터(152)는, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 분배비를 조절하여 조절 전압(VADJ)의 레벨을 증가시킬 수 있다. 디텍터(152)는, 조절 전압(VADJ)이 제 2 기준 전압(VREFP) 보다 크거나 같은 경우, 로직 하이 레벨로 인에이블되는 발진 제어 신호(OSC_EN)를 생성하고, 펌프(156)는 전원 전압(VDD)을 펌핑하여 승압 전압(VPP)의 레벨을 상승시킬 수 있다.
반면, 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우(S1400: YES) 제 2 검출 신호(DET2)가 로직 로우 레벨이 된다. 제어 회로(130)는, 승압 전압(VPP)의 레벨을 감소시키도록 제 2 업/다운 코드(UP/DN2<1:m>)를 조절하고, 이에 따라 승압 전압 생성 회로(150)는 승압 전압(VPP)의 레벨을 감소시킬 수 있다(1600: DECREASE VPP). 보다 상세하게, 디텍터(152)는, 제 2 업/다운 코드(UP/DN2<1:m>)에 따라 승압 전압(VPP)의 분배비를 조절하여 조절 전압(VADJ)의 레벨을 감소시킬 수 있다. 디텍터(152)는, 조절 전압(VADJ)이 제 2 기준 전압(VREFP) 보다 작은 경우, 로직 로우 레벨로 디스에이블되는 발진 제어 신호(OSC_EN)를 생성하고, 펌프(156)는 펌핑 동작을 중지하여 승압 전압(VPP)의 레벨을 하강시킬 수 있다.
도 12a 내지 도 12d 는 도 11 의 내부 전압 생성 동작의 이해를 돕기 위한 타이밍도 이다.
도 12a 를 참조하면, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같고(S1100: YES), 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우(S1400: YES)가 도시되어 있다. 이 경우, 제안 발명에 따른 내부 전압 생성 장치(100)는, 코어 전압(VCORE)의 레벨을 조절하는 동작을 생략하고, 전압차가 타겟 갭 전압(GAP_TG) 보다 작을 때까지 승압 전압(VPP)의 레벨을 감소시킬 수 있다.
도 12b 를 참조하면, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작고(S1100: NO), 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같은 경우(S1400: YES)가 도시되어 있다. 이 경우, 제안 발명에 따른 내부 전압 생성 장치(100)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 때까지 코어 전압(VCORE)의 레벨을 상승시킨 후, 전압차가 타겟 갭 전압(GAP_TG) 보다 작을 때까지 승압 전압(VPP)의 레벨을 감소시킬 수 있다.
도 12c 를 참조하면, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같고(S1100: YES), 전압차가 타겟 갭 전압(GAP_TG) 보다 작은 경우(S1400: NO)가 도시되어 있다. 이 경우, 제안 발명에 따른 내부 전압 생성 장치(100)는, 코어 전압(VCORE)의 레벨을 조절하는 동작을 생략하고, 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같을 때까지 승압 전압(VPP)의 레벨을 상승시킬 수 있다.
도 12d 를 참조하면, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 작고(S1100: NO), 전압차가 타겟 갭 전압(GAP_TG) 보다 작은 경우(S1400: NO)가 도시되어 있다. 이 경우, 제안 발명에 따른 내부 전압 생성 장치(100)는, 코어 전압(VCORE)이 타겟 코어 전압(VCORE_TG) 보다 크거나 같은 때까지 코어 전압(VCORE)의 레벨을 상승시킨 후, 전압차가 타겟 갭 전압(GAP_TG) 보다 크거나 같을 때까지 승압 전압(VPP)의 레벨을 상승시킬 수 있다.
상기와 같이, 제안 발명은 반도체 메모리 장치의 코어 전압과 승압 전압 간의 전압차를 일정하게 유지시킬 수 있어 페일에 따른 동작 오류가 발생되는 것을 방지할 수 있다. 또한, 코어 전압과 승압 전압 간의 타겟 갭 전압(GAP_TG)을 필요에 의해 정적인 타겟 값으로 설정하거나 실시간으로 변경시킬 수 있어 반도체 메모리 장치의 코어 전압과 승압 전압 간의 전압차를 최적화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 제 1 전압과 타겟 전압을 비교하여 제 1 검출 신호를 생성하는 전압 검출 회로;
    동작 인에이블 신호에 따라 활성화되어, 상기 제 1 전압과 제 2 전압 간의 전압차와 타겟 갭 전압을 비교하여 제 2 검출 신호를 생성하는 전압차 검출 회로;
    상기 제 1 검출 신호에 따라 제 1 업/다운 코드 및 상기 동작 인에이블 신호를 생성하고, 상기 제 2 검출 신호에 따라 제 2 업/다운 코드를 생성하는 제어 회로;
    전원 전압을 이용하여 상기 제 1 전압을 생성하며, 상기 제 1 업/다운 코드에 따라 상기 제 1 전압의 레벨을 조절하는 제 1 전압 생성 회로; 및
    상기 전원 전압을 펌핑하여 상기 제 2 전압을 생성하며, 상기 제 2 업/다운 코드에 따라 상기 제 2 전압의 레벨을 조절하는 제 2 전압 생성 회로
    를 포함하는 내부 전압 생성 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 회로는,
    상기 제 1 전압이 상기 타겟 전압 보다 작은 경우, 상기 제 1 전압의 레벨을 상승시키도록 상기 제 1 업/다운 코드를 조절하고,
    상기 제 1 전압이 상기 타겟 전압 보다 크거나 같은 경우, 상기 동작 인에이블 신호를 활성화시키는 내부 전압 생성 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어 회로는,
    상기 전압차가 상기 타겟 갭 전압 보다 작은 경우, 상기 제 2 전압의 레벨을 상승시키도록 상기 제 2 업/다운 코드를 조절하고,
    상기 전압차가 상기 타겟 갭 전압 보다 크거나 같은 경우, 상기 제 2 전압의 레벨을 감소시키도록 상기 제 2 업/다운 코드를 조절
    하는 내부 전압 생성 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전압 검출 회로는,
    제 1 주기 신호에 따라 상기 제 1 전압과 상기 타겟 전압을 비교하여 제 1 비교 신호를 출력하는 제 1 비교부; 및
    상기 제 1 비교 신호를 저장하고, 제 2 주기 신호에 따라 상기 저장된 제 1 비교 신호를 상기 제 1 검출 신호로 출력하는 제 1 래치부
    를 포함하는 내부 전압 생성 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전압차 검출 회로는,
    상기 동작 인에이블 신호에 따라 활성화되며, 상기 제 1 전압과 상기 제 2 전압의 전압차에 대응되는 전압차 신호를 생성하는 아날로그 감산기;
    제 1 주기 신호에 따라 상기 전압차 신호와 상기 타겟 갭 전압을 비교하여 제 2 비교 신호를 출력하는 제 2 비교부; 및
    상기 제 2 비교 신호를 저장하고, 제 2 주기 신호에 따라 상기 저장된 제 2 비교 신호를 상기 제 2 검출 신호로 출력하는 제 2 래치부
    를 포함하는 내부 전압 생성 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 전압 생성 회로는,
    상기 제 1 업/다운 코드에 따라 제 1 기준 전압의 레벨을 조절하는 기준 전압 조절부; 및
    상기 제 1 기준 전압에 따라 상기 전원 전압을 구동하여 상기 제 1 전압을 출력하는 전압 구동부
    를 포함하는 내부 전압 생성 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 기준 전압 조절부는,
    밴드갭 전압 및 피드백 전압을 입력받아 구동 제어 신호를 출력하는 제 1 비교기;
    상기 구동 제어 신호에 따라 상기 전원 전압으로 제 1 노드를 구동하는 풀업 드라이버;
    상기 제 1 노드와 접지 전압단 사이에 직렬 연결된 다수의 트리밍 저항들-상기 피드백 전압은 인접 트리밍 저항들의 공통 노드 중 하나로부터 출력됨-; 및
    상기 인접한 트리밍 저항들의 공통 노드와 상기 제 1 기준 전압의 출력단 사이에 각각 연결되어, 상기 제 1 업/다운 코드의 각 비트에 따라 턴온되는 다수의 제 1 스위치들
    을 포함하는 내부 전압 생성 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 전압 생성 회로는,
    상기 제 2 업/다운 코드에 따라 상기 제 2 전압의 분배비를 조절하여 조절 전압을 생성하고, 상기 조절 전압과 제 2 기준 전압을 비교하여 발진 제어 신호를 생성하는 디텍터;
    상기 발진 제어 신호에 따라 펌핑 제어 신호를 생성하는 오실레이터; 및
    상기 펌핑 제어 신호에 따라 상기 전원 전압을 펌핑하여 상기 제 2 전압을 생성하는 펌프
    를 포함하는 내부 전압 생성 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 디텍터는,
    전원 전압단과 제 2 노드 사이에 직렬 연결된 다수의 분배 저항들;
    상기 제 2 노드와 접지 전압단 사이에 연결된 베이스 저항;
    상기 분배 저항들 중 대응되는 하나와 병렬 연결되며, 각각 상기 제 2 업/다운 코드의 각 비트에 따라 턴온되는 다수의 제 2 스위치들; 및
    상기 제 2 노드로부터 출력되는 상기 조절 전압과 제 2 기준 전압을 비교하여 발진 제어 신호를 출력하는 제 2 비교기
    를 포함하는 내부 전압 생성 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타겟 갭 전압을 생성하는 타겟 갭 전압 생성 회로
    를 더 포함하며, 상기 타겟 갭 전압 생성 회로는,
    전원 전압단과 접지 전압단 사이에 직렬 연결된 다수의 저항들을 포함하여 다수의 분배 전압들을 출력하는 저항 분배부; 및
    온도 코드에 따라 상기 다수의 분배 전압들 중 하나를 선택하여 상기 타겟 갭 전압으로 출력하는 선택부
    를 포함하는 내부 전압 생성 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타겟 갭 전압을 생성하는 타겟 갭 전압 생성 회로
    를 더 포함하며, 상기 타겟 갭 전압 생성 회로는,
    에러 정정 동작이 수행되었는지를 검출하여 에러 정정 동작 신호를 생성하는 에러 정정 동작 검출부; 및
    상기 에러 정정 동작 신호에 따라 상기 타겟 갭 전압을 조절하여 출력하는 업다운 조절부
    를 포함하는 내부 전압 생성 장치.
  12. 제 1 전압과 타겟 전압을 비교하는 단계;
    상기 제 1 전압이 상기 타겟 전압의 비교 결과에 따라 상기 제 1 전압의 레벨의 상승 유무를 결정하는 단계;
    동작 인에이블 신호에 따라 상기 제 1 전압과 제 2 전압 간의 전압차와 타겟 갭 전압을 비교하는 단계; 및
    상기 전압차와 상기 타겟 갭 전압의 비교 결과에 따라 상기 제 2 전압의 레벨을 상승 또는 감소시키는 단계
    를 포함하는 내부 전압 생성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 1 전압의 레벨의 상승 유무를 결정하는 단계는,
    상기 제 1 전압이 상기 타겟 전압 보다 작은 경우, 상기 제 1 전압의 레벨을 상승시키는 단계; 또는
    상기 제 1 전압이 상기 타겟 전압 보다 크거나 같은 경우, 상기 동작 인에이블 신호를 활성화시키는 단계
    를 더 포함하는 내부 전압 생성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 전압의 레벨을 상승 또는 감소시키는 단계는,
    상기 전압차가 상기 타겟 갭 전압 보다 작은 경우, 상기 제 2 전압의 레벨을 상승시키는 단계; 또는
    상기 전압차가 상기 타겟 갭 전압 보다 크거나 같은 경우, 상기 제 2 전압의 레벨을 감소시키는 단계
    를 포함하는 내부 전압 생성 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 전압의 레벨을 상승시키거나 감소시키는 단계는,
    상기 제 2 전압의 분배비를 조절하여 조절 전압을 생성하고, 상기 조절 전압과 제 2 기준 전압을 비교하여 발진 제어 신호를 생성하는 단계;
    상기 발진 제어 신호에 따라 펌핑 제어 신호를 생성하는 단계; 및
    상기 펌핑 제어 신호에 따라 전원 전압을 펌핑하여 상기 제 2 전압을 생성하는 단계
    를 포함하는 내부 전압 생성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 1 전압과 타겟 전압을 비교하는 단계는,
    제 1 주기 신호에 따라 상기 제 1 전압과 상기 타겟 전압을 비교하여 제 1 비교 신호를 출력하는 단계; 및
    상기 제 1 비교 신호를 저장하고, 제 2 주기 신호에 따라 상기 저장된 제 1 비교 신호를 제 1 검출 신호로 출력하는 단계
    를 포함하는 내부 전압 생성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 1 전압의 레벨을 상승시키는 단계는,
    제 1 기준 전압의 레벨을 상승시키는 단계; 및
    상기 제 1 기준 전압에 따라 전원 전압을 구동하여 상기 제 1 전압을 생성하는 단계
    를 포함하는 내부 전압 생성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 전압차와 타겟 갭 전압을 비교하는 단계는,
    상기 동작 인에이블 신호에 따라 상기 제 1 전압과 상기 제 2 전압의 전압차에 대응되는 아날로그 값의 전압차 신호를 출력하는 단계;
    제 1 주기 신호에 따라 상기 전압차 신호와 상기 타겟 갭 전압을 비교하여 제 2 비교 신호를 출력하는 단계; 및
    상기 제 2 비교 신호를 저장하고, 제 2 주기 신호에 따라 상기 저장된 제 2 비교 신호를 제 2 검출 신호로 출력하는 단계
    를 포함하는 내부 전압 생성 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    전원 전압단과 접지 전압단 사이에 직렬 연결된 다수의 저항들로부터 다수의 분배 전압들을 출력하는 단계; 및
    온도 코드에 따라 상기 다수의 분배 전압들 중 하나를 선택하여 상기 타겟 갭 전압으로 출력하는 단계
    를 더 포함하는 내부 전압 생성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    에러 정정 동작이 수행되었는지를 검출하여 에러 정정 동작 신호를 생성하는 단계; 및
    상기 에러 정정 동작 신호에 따라 상기 타겟 갭 전압을 조절하여 출력하는 단계
    를 더 포함하는 내부 전압 생성 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3930133B1 (en) * 2020-06-25 2024-02-21 Samsung Electronics Co., Ltd. Internal voltage generation circuit of smart card and smart card including the same
US11641160B1 (en) 2022-05-11 2023-05-02 Nanya Technology Corporation Power providing circuit and power providing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181334A1 (en) 2005-01-31 2006-08-17 Hynix Semiconductor Inc. High voltage generator for use in semiconductor memory device
KR100719147B1 (ko) 2005-09-29 2007-05-18 주식회사 하이닉스반도체 내부전원 공급장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185772A (ja) * 1999-12-27 2001-07-06 Natl Inst Of Advanced Industrial Science & Technology Meti ジョセフソン素子の動作計算方法及びコンピュータ読み取り可能な記録媒体
KR100738957B1 (ko) * 2005-09-13 2007-07-12 주식회사 하이닉스반도체 반도체 집적회로의 내부전압 발생장치
KR100748458B1 (ko) 2005-10-21 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 초기 전압 제어 회로
KR100860975B1 (ko) * 2007-03-02 2008-09-30 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로.
JP4444303B2 (ja) * 2007-03-22 2010-03-31 株式会社ソディック 放電発生検出方法及び装置
KR100908814B1 (ko) * 2007-08-29 2009-07-21 주식회사 하이닉스반도체 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치
KR100913958B1 (ko) * 2007-12-27 2009-08-26 주식회사 하이닉스반도체 반도체 소자
JP5178232B2 (ja) * 2008-02-20 2013-04-10 ルネサスエレクトロニクス株式会社 電源回路
KR100911866B1 (ko) * 2008-04-14 2009-08-11 주식회사 하이닉스반도체 내부전압 생성회로를 포함하는 반도체 메모리장치
KR101003152B1 (ko) * 2009-05-14 2010-12-21 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전압 생성 회로
US20110298499A1 (en) * 2010-06-04 2011-12-08 Samsung Electronics Co., Ltd. Internal voltage generator and integrated circuit device including the same
KR101878903B1 (ko) * 2012-03-30 2018-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
KR20180123384A (ko) * 2017-05-08 2018-11-16 에스케이하이닉스 주식회사 내부 전압을 생성하는 반도체 장치 및 그의 내부 전압 조정 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060181334A1 (en) 2005-01-31 2006-08-17 Hynix Semiconductor Inc. High voltage generator for use in semiconductor memory device
KR100719147B1 (ko) 2005-09-29 2007-05-18 주식회사 하이닉스반도체 내부전원 공급장치

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