KR101003152B1 - 반도체 메모리 장치의 내부 전압 생성 회로 - Google Patents

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Abstract

내부 전압과 타겟 레벨을 비교하여 감지 신호를 생성하는 내부 전압 레벨 감지부, 및 상기 감지 신호의 전압 레벨에 따라 상기 내부 전압 레벨을 제어하는 내부 전압 레벨 제어부를 포함하며, 상기 내부 전압 레벨 감지부는 상기 내부 전압과 상기 타겟 레벨의 전압 차에 따라 상기 감지 신호의 스윙폭을 제어하도록 구성된 것을 특징으로 한다.
내부 전압, 타겟 레벨, 감지 신호

Description

반도체 메모리 장치의 내부 전압 생성 회로{Internal Voltage Generating Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부에서 전압을 인가 받아 내부에서 필요한 레벨의 전압을 생성하여 이용한다.
반도체 메모리 장치의 내부에서 생성되는 전압을 내부 전압이라고 하며, 내부 전압을 생성하는 회로를 내부 전압 생성 회로라고 한다.
일반적으로 내부 전압 생성 회로는 기준 전압과 내부 전압을 비교하고, 그 비교 결과에 따라 내부 전압 레벨을 높이거나 낮추는 동작을 수행한다.
이에 따라 내부 전압 생성 회로는 기준 전압과 내부 전압 레벨을 비교하는 비교 회로를 포함하게 된다.
비교 회로는 기준 전압과 내부 전압 레벨을 비교하여 출력 신호를 생성하며, 그 출력 신호는 외부 전압과 접지 전압 레벨 사이를 스윙(swing)하는 디지털 신호로서 생성된다.
또한, 비교 회로의 출력 신호가 접지 전압 레벨로 천이하면 내부 전압 레벨을 상승시키는 내부 전압 생성 회로라 가정할 경우, 일반적인 내부 전압 생성 회로는 내부 전압을 타겟 레벨로 빨리 도달시키기 위해 비교 회로의 출력 신호가 접지 레벨일 경우 내부 전압의 상승폭이 최대가 되도록 설계된다.
하지만, 이렇게 설계된 내부 전압 생성 회로는 내부 전압 레벨이 타겟 레벨로 빠르게 도달할 수 있다는 장점이 있는 반면, 내부 전압 레벨의 상승폭이 커서 내부 전압이 타겟 레벨보다 높아지는 단점도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 내부 전압이 타겟 레벨보다 높아지는 것을 방지할 수 있는 반도체 메모리 장치의 내부 전압 생성 회로를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압과 타겟 레벨을 비교하여 감지 신호를 생성하는 내부 전압 레벨 감지부, 및 상기 감지 신호의 전압 레벨에 따라 상기 내부 전압 레벨을 제어하는 내부 전압 레벨 제어부를 포함하며, 상기 내부 전압 레벨 감지부는 상기 내부 전압과 상기 타겟 레벨의 전압 차에 따라 상기 감지 신호의 스윙폭을 제어하도록 구성된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압 레벨이 타겟 전압 레벨보다 낮아지면 인에이블된 감지 신호를 생성하고, 인에이블된 상기 감지 신호의 전압 레벨이 낮아질수록 상기 내부 전압 레벨의 상승폭을 높이는 내부 전압 생성 회로로서, 상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 설정된 전압 레벨 차 이상이면 상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 상기 설정된 전압 레벨 차 이하일 때보다 상기 감지 신호의 전압 레벨을 더 낮추는 감지 신호 레벨 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압과 기준 전압을 비교하여 예비 감지 신호를 생성하는 비교부, 상기 내부 전압 레벨에 따른 코드를 생성하는 아날로그 디지털 변환부, 상기 코드 값에 해당하는 코드 전압을 출력하는 코드 전압 생성부, 상기 코드 값이 설정된 코드 값 이하이면 인에이블되는 제어 신호를 생성하는 코드 감지부, 상기 제어 신호가 인에이블되면 접지 레벨의 제어 전압을 출력하고, 상기 제어 신호가 디스에이블되면 상기 코드 전압 레벨에 대응하는 전압 레벨을 갖는 상기 제어 전압을 출력하는 제어 전압 레벨 제어부, 외부 전압과 상기 제어 전압을 구동 전압으로서 인가 받아 상기 예비 감지 신호를 드라이빙하여 감지 신호로서 출력하는 드라이빙부, 및 상기 감지 신호 레벨이 낮을수록 상기 내부 전압 레벨을 상승시키는 내부 전압 레벨 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압과 타겟 전압 레벨차에 따라 내부 전압의 상승폭을 제어하여 내부 전압을 상승시킴으로 내부 전압 레벨이 타겟 레벨보다 높아지는 것을 방지할 수 있고, 종래 기술과 같이, 내부 전압이 타겟 레벨보다 높아지는 현상이 발생하지 않으므로, 종래 기술보다 내부 전압을 생성하는 데 소모되는 전류의 양을 줄일 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로(100)는 도 1에 도시된 바와 같이, 내부 전압 레벨 감지부(200), 및 내부 전압 레벨 제어 부(300)를 포함할 수 있다.
상기 내부 전압 레벨 감지부(200)는 내부 전압(V_int)과 상기 내부 전압(V_int)의 타겟 레벨을 비교하여 감지 신호(det)를 생성한다. 이때, 상기 내부 전압 레벨 감지부(200)는 상기 내부 전압(V_int)과 상기 타겟 레벨의 전압 차에 따라 상기 감지 신호(det)의 스윙 폭을 제어하도록 구성된다.
상기 내부 전압 레벨 제어부(300)는 상기 감지 신호(det)의 전압 레벨에 따라 상기 내부 전압(V_int)의 레벨을 제어한다.
더욱 자세히 설명하면, 상기 내부 전압 레벨 감지부(200)는 상기 내부 전압(V_int)이 상기 타겟 레벨보다 낮아지면 상기 감지 신호(det)를 인에이블시키고, 상기 내부 전압(V_int)과 상기 타겟 레벨의 전압 차에 따라 인에이블된 상기 감지 신호(det)의 전압 레벨을 제어하도록 구성된다.
상기 내부 전압 레벨 감지부(200)는 비교부(210), 제어 전압 생성부(220), 및 드라이빙부(230)를 포함할 수 있다.
상기 비교부(210)는 상기 내부 전압(V_int)과 기준 전압(Vref) 레벨을 비교하여 예비 감지 신호(det_pre)를 생성한다.
상기 제어 전압 생성부(220)는 상기 내부 전압(V_int)과 상기 기준 전압(Vref) 레벨을 비교하여 제어 전압(V_ctrl) 레벨을 결정한다. 예를 들어, 상기 제어 전압 생성부(200)는 상기 내부 전압(V_int)과 상기 기준 전압(Vref) 레벨 차가 설정된 전압 레벨 차 이상이면 상기 내부 전압(V_int)과 상기 기준 전압(Vref) 레벨 차가 상기 설정된 전압 레벨 차 이하일 때보다 낮은 레벨의 상기 제어 전 압(V_ctrl)을 생성한다.
상기 드라이빙부(230)는 상기 예비 감지 신호(det_pre)를 상기 제어 전압(V_ctrl) 레벨로 드라이빙하여 상기 감지 신호(det)로서 출력한다.
상기 제어 전압 생성부(220)는 도 2에 도시된 바와 같이, 제 1 전압 분배부(221), 제 2 전압 분배부(222), 전압 감지부(223), 및 제어 전압 레벨 제어부(224)를 포함할 수 있다.
상기 제 1 전압 분배부(221)는 상기 기준 전압(Vref)을 전압 분배하여 분배 기준 전압(V_dv1)을 생성한다.
상기 제 1 전압 분배부(221)는 직렬로 연결된 제 1 저항 소자(R11) 및 제 2 저항 소자(R12)를 포함한다. 상기 제 1 전압 분배부(221)는 양단에 상기 기준 전압(Vref)과 접지 전압(VSS)을 인가 받는다. 이때, 상기 분배 기준 전압(V_dv1)은 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 출력된다.
상기 제 2 전압 분배부(222)는 상기 내부 전압(V_int)을 전압 분배하여 분배 내부 전압(V_dv2)을 생성한다.
상기 제 2 전압 분배부(222)는 직렬로 연결된 제 3 저항 소자(R13)와 상기 제 4 저항 소자(R14)를 포함한다. 상기 제 2 전압 분배부(222)는 양단에 상기 내부 전압(V_int)과 접지 전압(VSS)을 인가 받는다. 이때, 상기 분배 내부 전압(V_dv2)은 상기 제 3 저항 소자(R13)와 상기 제 4 저항 소자(R14)가 연결된 노드에서 출력된다.
상기 전압 감지부(223)는 상기 분배 내부 전압(V_dv2)을 감지하여 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 전압 감지부(223)는 상기 분배 내부 전압(V_dv2)이 설정된 전압 레벨 이하이면 상기 제어 신호(ctrl)를 인에이블시킨다.
상기 전압 감지부(223)는 제 1 트랜지스터(P11) 및 제 2 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 분배 내부 전압(V_dv2)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결되고 게이트에 상기 분배 내부 전압(V_dv2)을 인가 받으며 소오스에 접지 전압(VSS)을 인가 받는다. 이때, 상기 제어 신호(ctrl)는 상기 제 1 및 제 2 트랜지스터(P11, N11)가 연결된 노드에서 출력된다.
상기 제어 전압 레벨 제어부(224)는 상기 제어 신호(ctrl)에 따라 상기 분배 기준 전압(V_dv1)과 상기 제어 전압(V_ctrl) 레벨을 비교하여 상기 제어 전압(V_ctrl) 레벨을 제어하도록 구성된다. 예를 들어, 상기 제어 전압 레벨 제어부(224)는 상기 제어 신호(ctrl)가 인에이블되면 접지 전압(VSS) 레벨의 상기 제어 전압(V_ctrl)을 생성하고, 상기 제어 신호(ctrl)가 디스에이블되면 상기 분배 기준 전압(V_dv1) 레벨에 대응하는 상기 제어 전압(V_ctrl)을 생성한다.
상기 제어 전압 레벨 제어부(224)는 전압 유지부(224-1), 및 방전부(224-2)를 포함한다.
상기 전압 유지부(224-1)는 상기 제어 신호(ctrl)가 디스에이블되면 상기 분배 기준 전압(V_dv1)과 상기 제어 전압(V_ctrl) 레벨을 비교하여 접지 전압(VSS) 레벨보다 높은 상기 제어 전압(V_ctrl)을 생성한다.
상기 전압 유지부(224-1)는 제 3 내지 10 트랜지스터(N12~N18, P12), 제 1 인버터(IV11), 및 제 1 및 제 2 패싱부(pass11, pass12)를 포함한다. 상기 제 1 인버터(IV11)는 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 3 트랜지스터(N12)는 게이트에 상기 분배 기준 전압(V_dv1)을 인가 받는다. 상기 제 4 트랜지스터(N13)는 게이트에 제어 분배 전압(V_ctdv)을 인가 받는다. 상기 제 5 트랜지스터(N14)는 게이트에 바이어스 전압(bias)을 인가 받고 드레인에 상기 제 3 및 제 4 트랜지스터(N12, N13)의 소오스가 공통 연결된 노드가 연결되며 소오스에 접지 전압(VSS)을 인가 받는다. 상기 제 1 패싱부(pass11)는 제 1 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받으며 입력단에 외부 전압(VDD)을 인가 받고 출력단에 상기 제 3 트랜지스터(N12)의 드레인에 연결된다. 상기 제 2 패싱부(pass12)는 제 1 제어단에 상기 제 1 패싱부(pass11)의 제 2 제어단이 연결되고 제 2 제어단에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받으며, 입력단에 외부 전압(VDD)을 인가 받고 출력단에 상기 제 1 패싱부(pass11), 상기 제 2 패싱부(pass12) 및 상기 제 4 트랜지스터(N13)의 드레인이 연결된 노드가 연결된다. 이때, 상기 제 1 및 제 2 패싱부(pass11, pass12) 각각은 제 1 및 제 2 제어단중 하나에 로우 신호가 입력되면 턴온되어 입력단과 출력단을 연결시킨다. 상기 제 6 트랜지스터(N15)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 7 트랜지스터(N16)는 게이트와 드레인에 상기 제 6 트랜지스터(N15)의 소오스가 연결된다. 상기 제 8 트랜지스터(N17)는 게이트와 드레인에 상기 제 7 트랜지스터(N16)의 소오스가 연결된 다. 상기 제 9 트랜지스터(N18)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받으며 드레인에 상기 제 8 트랜지스터(N17)의 소오스가 연결되고 소오스에 접지 전압(VSS)을 인가 받는다. 이때, 상기 제 7 트랜지스터(N16)와 상기 제 8 트랜지스터(N17)가 연결된 노드에서 상기 제어 분배 전압(V_ctdv)이 출력된다. 상기 제 10 트랜지스터(P12)는 게이트에 상기 제 1 패싱부(pass11)와 상기 제 3 트랜지스터(N12)가 연결된 노드가 연결되며 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 6 트랜지스터(N15)의 드레인이 연결된다. 이때, 상기 제어 전압(V_ctrl)은 상기 제 6 트랜지스터(N15)와 상기 제 10 트랜지스터(P12)가 연결된 노드에서 출력된다.
상기 방전부(224-2)는 상기 제어 신호(ctrl)가 인에이블되면 상기 제어 전압(V_ctrl)을 접지 전압(VSS) 레벨로 낮춘다.
상기 방전부(224-2)는 제 11 트랜지스터(N19)를 포함한다. 상기 제 11 트랜지스터(N19)는 게이트에 상기 제어 신호(ctrl)를 입력 받으며 드레인에 상기 제어 전압(V_ctrl)을 인가 받으며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 드라이빙부(230)는 도 3에 도시된 바와 같이, 직렬로 연결된 제 2 내지 제 5 인버터(IV21~IV24)를 포함한다.
상기 드라이빙부(230)는 상기 예비 감지 신호(det_pre)를 드라이빙하여 상기 감지 신호(det)로서 출력한다. 이때, 상기 제 2 내지 제 5 인버터(IV21~IV24) 각각은 구동 전압으로서 외부 전압(VDD)과 상기 제어 전압(V_ctrl)을 인가 받는다.
상기 내부 전압 레벨 제어부(300)는 상기 감지 신호(det)의 전압 레벨이 낮 아질수록 상기 내부 전압(V_int)의 상승폭을 크게 하도록 구성된다.
상기 내부 전압 레벨 제어부(300)는 도 4에 도시된 바와 같이, 제 12 트랜지스터(P31), 및 제 13 트랜지스터(N31)를 포함한다. 상기 제 12 트랜지스터(P31)는 게이트에 상기 감지 신호(det)를 입력 받으며 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 13 트랜지스터(N31)는 게이트와 드레인에 상기 제 12 트랜지스터(P31)의 드레인이 연결되고 소오스에 접지 전압(VSS)을 인가 받는다. 이때, 상기 내부 전압(V_int)은 상기 제 12 트랜지스터(P31)와 상기 제 13 트랜지스터(N31)가 연결된 노드에서 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
비교부(210)는 내부 전압(V_int)이 타겟 레벨(기준 전압 레벨)보다 낮아지면 인에이블된 예비 감지 신호(det_pre)를 생성한다. 이때, 상기 예비 감지 신호(det_pre)는 로우 레벨로 인에이블된다.
제어 전압 생성부(220)는 상기 내부 전압(V_int)과 상기 타겟 레벨의 전압 레벨 차가 설정된 전압 레벨이상이면 제어 전압(V_ctrl)을 접지 전압(VSS) 레벨로 낮춘다. 한편, 상기 제어 전압 생성부(220)는 상기 내부 전압(V_int)과 상기 타겟 레벨의 전압 레벨 차가 상기 설정된 전압 레벨이하이면 상기 제어 전압(V_ctrl)을 상기 접지 전압(VSS) 레벨보다 높은 전압 레벨로 생성한다.
드라이빙부(230)는 구동 전압으로서 외부 전압(VDD)과 상기 제어 전압(V_ctrl)을 인가 받는다. 따라서, 상기 드라이빙부(230)는 상기 예비 감지 신 호(det_pre)를 외부 전압(VDD)과 상기 제어 전압(V_ctrl) 레벨로 스윙(swing)하는 감지 신호(det)로서 출력한다.
내부 전압 레벨 제어부(300)는 상기 감지 신호(det)의 전압 레벨이 낮아질수록 상기 내부 전압(V_int)의 전압 상승폭을 높여 상기 내부 전압(V_int) 레벨을 상승시킨다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압과 기준 전압을 비교하여 감지 신호를 생성하고, 내부 전압과 기준 전압의 레벨 차에 따라 감지 신호의 전압 레벨을 제어함으로써 내부 전압의 상승폭을 제어한다. 따라서, 상기 내부 전압이 타겟 레벨보다 높아지는 현상을 방지할 수 있다. 내부 전압이 타겟 레벨보다 높아지지 않으므로 내부 전압이 타겟 레벨보다 높아질 때보다 전류를 적게 소모하는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로(400)는 비교부(500), 아날로그 디지털 변환부(600), 코드 전압 생성부(700), 코드 감지부(800), 제어 전압 레벨 제어부(900), 드라이빙부(1000), 및 내부 전압 레벨 제어부(1100)를 포함한다.
상기 비교부(500)는 내부 전압(V_int)과 기준 전압(Vref)을 비교하여 예비 감지 신호(det_pre)를 생성한다.
상기 아날로그 디지털 변환부(600)는 상기 내부 전압(V_int) 레벨에 따른 코드(code<0:3>)를 생성한다. 예를 들어, 상기 아날로그 디지털 변환부(600)는 상기 내부 전압(V_int) 레벨에 따라 각 코드의 값을 결정한다. 예컨데, 상기 내부 전 압(V_int)의 레벨이 증가(또는 감소)될 때 각 코드(code<0:3>)를 (0, 0, 0, 0), (0, 0, 0, 1), (0, 0, 1, 1), (0, 1, 1, 1), (1, 1, 1, 1)의 값으로 가변시키도록 상기 아날로그 디지털 변환부(600)가 구성될 수 있다. 이때, 상기 아날로그 디지털 변환부(600)는 일반적인 ADC(analog digital converter)로 구현 가능하다.
상기 코드 전압 생성부(700)는 상기 코드(code<0:3>) 값에 해당하는 코드 전압(V_code)을 생성한다. 이때, 상기 코드(code<0:3>)는 제 1 내지 제 4 코드 신호(code<0>, code<1>, code<2>, code<3>)를 포함한다.
상기 코드 전압 생성부(700)는 상기 코드(code<0:3>) 값에 따라 턴온되는 트랜지스터의 개수가 증가하여 상기 코드 전압(V_code) 레벨이 높아지도록 구성된다.
상기 코드 전압 생성부(700)는 제 1 내지 제 5 트랜지스터(P41~P44, N41)를 포함한다. 상기 제 1 트랜지스터(P41)는 게이트에 상기 제 1 코드 신호(code<0>)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P42)는 게이트에 상기 제 2 코드 신호(code<1>)를 입력 받고 소오스에 외부 전압을 인가 받는다. 상기 제 3 트랜지스터(P43)는 게이트에 상기 제 3 코드 신호(code<2>)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 4 트랜지스터(P44)는 게이트에 상기 제 4 코드 신호(code<3>)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 5 트랜지스터(N41)는 게이트와 드레인에 상기 제 1 내지 제 4 트랜지스터(P41~P44)의 드레인이 공통 연결된 노드가 연결되며 소오스에 접지 전압(VSS)을 인가 받는다. 이때, 상기 코드 전압(V_code)은 상기 제 1 내지 제 4 트랜지스터(P41~P44)의 드레인이 공통 연결된 노드와 상기 제 5 트랜지스터(N41)의 드레인이 연결된 노드에서 출력된다.
상기 코드 감지부(800)는 상기 코드 값이 설정된 코드 값 이하이면 인에이블되는 제어 신호(ctrl)를 생성한다. 이때, 상기 설정된 코드 값 이하의 값을 (0, 1, 1, 1), 과 (1, 1, 1, 1)로 가정하면 상기 코드 감지부(800)는 도 7과 같이 디코더로 구성할 수 있다.
상기 코드 감지부(800)는 제 1 및 제 2 낸드 게이트(ND41, ND42), 및 제 1 내지 제 3 인버터(IV41, IV42, IV43)를 포함한다. 상기 제 1 낸드 게이트(ND41)는 상기 제 1 내지 제 4 코드 신호(code<0:3>)를 입력 받는다. 상기 제 1 인버터(IV41)는 상기 제 1 낸드 게이트(ND41)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV42)는 상기 제 4 코드 신호(code<3>)를 입력 받는다. 상기 제 2 낸드 게이트(ND42)는 상기 제 1 내지 제 3 코드 신호(code<0:2>) 및 상기 제 2 인버터(IV42)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV43)는 상기 제 2 낸드 게이트(ND42)의 출력 신호를 입력 받는다. 이때, 상기 제어 신호(ctrl)는 상기 제 1 인버터(IV41)와 상기 제 3 인버터(IV43)의 출력단이 공통 연결된 노드에서 출력된다.
상기 제어 전압 레벨 제어부(900)는 상기 제어 신호(ctrl)가 인에이블되면 접지 전압(VSS) 레벨의 제어 전압(V_ctrl)을 생성하고, 상기 제어 신호(ctrl)가 디스에이블되면 상기 코드 전압(V_code) 레벨에 대응하는 전압 레벨을 갖는 상기 제어 전압(V_ctrl)을 생성한다. 이때, 상기 제어 전압 레벨 제어부(900)는 도 2에 도시된 제어 전압 레벨 제어부(224)와 동일하게 구성될 수 있다.
상기 드라이빙부(1000)는 상기 예비 감지 신호(det_pre)를 드라이빙하여 감지 신호(det)로서 출력한다. 이때, 상기 드라이빙부(1000)는 구동 전압으로서 외부 전압(VDD)과 상기 제어 전압(V_ctrl)을 인가 받는다. 또한 상기 드라이빙부(1000)는 도 3에 도시된 드라이빙부(230)와 동일하게 구성될 수 있다.
상기 내부 전압 레벨 제어부(1100)는 상기 감지 신호(det)의 전압 레벨이 낮을수록 상기 내부 전압(V_int)의 상승폭을 크게 하여 상기 내부 전압(V_int) 레벨을 높인다. 이때, 상기 내부 전압 레벨 제어부(1100)는 도 4에 도시된 내부 전압 레벨 제어부(400)와 동일하게 구성될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
비교부(500)는 기준 전압(Vref)과 내부 전압(V_int) 레벨을 비교하여 예비 감지 신호(det_pre)를 생성한다.
아날로그 디지털 변환부(600)는 상기 내부 전압(V_int) 레벨에 따라 코드(code<0:3>)를 생성한다.
코드 전압 생성부(700)는 상기 코드(code<0:3>) 값에 따라 코드 전압(V_code)을 생성한다.
코드 감지부(800)는 상기 코드(code<0:3>) 값이 (0, 1, 1, 1)과 (1, 1, 1, 1)일 때 제어 신호(ctrl)를 인에이블시킨다.
제어 전압 레벨 제어부(900)는 상기 제어 신호(ctrl)가 인에이블일 때 제어 전압(V_ctrl)을 접지 전압(VSS) 레벨로 생성하며, 상기 제어 신호(ctrl)가 디스에 이블을 때 상기 코드 전압(V_code) 레벨에 대응하는 상기 제어 전압(V_ctrl)을 생성한다.
드라이빙부(230)는 구동 전압으로서 외부 전압(VDD)과 상기 제어 전압(V_ctrl)을 인가 받는다. 따라서, 상기 드라이빙부(230)는 상기 예비 감지 신호(det_pre)를 외부 전압(VDD)과 상기 제어 전압(V_ctrl) 레벨로 스윙(swing)하는 감지 신호(det)로서 출력한다.
내부 전압 레벨 제어부(300)는 상기 감지 신호(det)의 전압 레벨이 낮아질수록 상기 내부 전압(V_int)의 전압 상승폭을 높여 상기 내부 전압(V_int) 레벨을 상승시킨다.
따라서, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압과 기준 전압을 비교하여 감지 신호를 생성하고, 내부 전압과 기준 전압의 레벨 차에 따라 감지 신호의 전압 레벨을 제어함으로써 내부 전압의 상승폭을 제어한다. 따라서, 상기 내부 전압이 타겟 레벨보다 높아지는 현상을 방지할 수 있다. 내부 전압이 타겟 레벨보다 높아지는 데 사용되는 전류의 소모를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로를 개략적으로 보여주는 도면,
도 2는 도 1의 제어 전압 생성부의 구성도,
도 3은 도 1의 드라이빙부의 구성도,
도 4는 도 1의 내부 전압 레벨 제어부의 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로를 개략적으로 보여주는 도면,
도 6은 도 5의 코드 전압 생성부의 구성도,
도 7은 도 5의 코드 감지부의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
200: 내부 전압 레벨 감지부 300: 내부 전압 레벨 제어부

Claims (19)

  1. 내부 전압과 타겟 레벨을 비교하여 감지 신호를 생성하는 내부 전압 레벨 감지부; 및
    상기 감지 신호의 전압 레벨에 응답하여 상기 내부 전압 레벨을 제어하는 내부 전압 레벨 제어부를 포함하며,
    상기 내부 전압 레벨 감지부는 상기 내부 전압과 상기 타겟 레벨의 전압 차에 응답하여 상기 감지 신호의 스윙폭을 제어하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 내부 전압 레벨 감지부는
    상기 내부 전압이 상기 타겟 레벨보다 낮아지면 상기 감지 신호를 인에이블시키고, 상기 내부 전압과 상기 타겟 레벨의 전압 차에 응답하여 인에이블된 상기 감지 신호의 전압 레벨을 제어하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 내부 전압 레벨 감지부는
    상기 내부 전압과 기준 전압 레벨을 비교하여 예비 감지 신호를 생성하는 비 교부,
    상기 내부 전압과 상기 기준 전압 레벨을 비교하여 제어 전압 레벨을 결정하는 제어 전압 생성부, 및
    인에이블된 상기 예비 감지 신호를 상기 제어 전압 레벨로 드라이빙하여 상기 감지 신호로서 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 제어 전압 생성부는
    상기 내부 전압과 상기 기준 전압 레벨 차가 설정된 전압 레벨 차 이상이면 상기 내부 전압과 상기 기준 전압 레벨 차가 상기 설정된 전압 레벨 차 이하일 때보다 낮은 레벨의 상기 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 제어 전압 생성부는
    상기 기준 전압을 전압 분배하여 분배 기준 전압을 생성하는 제 1 전압 분배부,
    상기 내부 전압을 전압 분배하여 분배 내부 전압을 생성하는 제 2 전압 분배부,
    상기 분배 내부 전압을 감지하여 제어 신호를 생성하는 전압 감지부,
    상기 제어 신호에 응답하여 상기 분배 기준 전압과 상기 제어 전압 레벨을 비교하여 상기 제어 전압 레벨을 제어하는 제어 전압 레벨 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제 5 항에 있어서,
    상기 전압 감지부는
    상기 분배 내부 전압이 설정된 전압 레벨 이하면 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 제어 전압 레벨 제어부는
    상기 제어 신호가 인에이블되면 접지 전압 레벨의 상기 제어 전압을 생성하고, 상기 제어 신호가 디스에이블되면 상기 분배 기준 전압 레벨에 대응하는 상기 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  8. 제 3 항에 있어서,
    상기 드라이빙부는
    직렬로 연결된 복수개의 인버터를 포함하며,
    상기 복수개의 인버터는 구동 전압으로서 외부 전압 및 상기 제어 전압을 인가 받는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  9. 제 1 항에 있어서,
    상기 내부 전압 레벨 제어부는
    상기 감지 신호의 전압 레벨이 낮아질수록 상기 내부 전압의 상승폭을 크게 하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  10. 내부 전압 레벨이 타겟 전압 레벨보다 낮아지면 인에이블된 감지 신호를 생성하고, 인에이블된 상기 감지 신호의 전압 레벨이 낮아질수록 상기 내부 전압 레벨의 상승폭을 높이는 내부 전압 생성 회로로서,
    상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 설정된 전압 레벨 차 이상이면 상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 상기 설정된 전압 레벨 차 이하일 때보다 상기 감지 신호의 전압 레벨을 더 낮추는 감지 신호 레벨 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 내부 전압과 기준 전압 레벨을 비교하여 예비 감지 신호를 생성하는 비교부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회 로.
  12. 제 11 항에 있어서,
    상기 감지 신호 레벨 제어부는
    상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 설정된 전압 레벨 차 이상이면 상기 내부 전압 레벨과 상기 타겟 전압 레벨의 전압 차가 상기 설정된 전압 레벨 차 이하일 때보다 더 낮은 전압 레벨의 제어 전압을 생성하는 제어 전압 생성부, 및
    구동 전압으로서 외부 전압과 상기 제어 전압을 인가 받고, 상기 예비 감지 신호를 드라이빙하여 상기 감지 신호로서 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 제어 전압 생성부는
    상기 기준 전압을 전압 분배하여 분배 기준 전압을 생성하는 제 1 전압 분배부,
    상기 내부 전압을 전압 분배하여 분배 내부 전압을 생성하는 제 2 전압 분배부,
    상기 분배 내부 전압이 설정된 전압 레벨이하로 낮아지면 인에이블된 제어 신호를 생성하는 전압 감지부, 및
    상기 제어 신호가 디스에이블되면 상기 분배 기준 전압과 상기 제어 전압 레벨을 비교하여 상기 제어 전압 레벨을 제어하는 제어 전압 레벨 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 제어 전압 레벨 제어부는
    상기 제어 신호가 인에이블되면 접지 전압 레벨의 상기 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  15. 제 14 항에 있어서,
    상기 제어 전압 레벨 제어부는
    상기 제어 신호가 디스에이블되면 상기 분배 기준 전압과 상기 제어 전압 레벨을 비교하여 접지 전압 레벨보다 높은 상기 제어 전압을 일정하게 유지시키는 전압 유지부, 및
    상기 제어 신호가 인에이블되면 상기 제어 전압을 상기 접지 전압 레벨로 낮추는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  16. 내부 전압과 기준 전압을 비교하여 예비 감지 신호를 생성하는 비교부;
    상기 내부 전압 레벨에 응답하여 코드를 생성하는 아날로그 디지털 변환부;
    상기 코드 값에 해당하는 코드 전압을 출력하는 코드 전압 생성부;
    상기 코드 값이 설정된 코드 값 이하이면 인에이블되는 제어 신호를 생성하는 코드 감지부;
    상기 제어 신호가 인에이블되면 접지 레벨의 제어 전압을 출력하고, 상기 제어 신호가 디스에이블되면 상기 코드 전압 레벨에 대응하는 전압 레벨을 갖는 상기 제어 전압을 출력하는 제어 전압 레벨 제어부;
    외부 전압과 상기 제어 전압을 구동 전압으로서 인가 받아 상기 예비 감지 신호를 드라이빙하여 감지 신호로서 출력하는 드라이빙부; 및
    상기 감지 신호의 전압 레벨이 낮을수록 상기 내부 전압 레벨을 상승시키는 내부 전압 레벨 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  17. 제 16 항에 있어서,
    상기 제어 전압 레벨 제어부는
    상기 제어 신호가 디스에이블되면 상기 기준 전압을 전압 분배한 전압과 상기 코드 전압 레벨을 비교하여 접지 전압 레벨보다 높은 상기 제어 전압을 일정하게 유지시키는 전압 유지부, 및
    상기 제어 신호가 인에이블되면 상기 제어 전압을 상기 접지 전압 레벨로 낮추는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  18. 제 17 항에 있어서,
    상기 코드 감지부는
    상기 설정된 코드 값 이하의 상기 코드 값 각각에 해당하는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  19. 제 17 항에 있어서,
    상기 코드 전압 생성부는
    상기 코드 값에 응답하여 턴온되는 트랜지스터의 개수가 증가시켜 상기 코드 전압 레벨을 높이는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
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