KR20090060679A - 반도체 메모리 장치의 출력 드라이버 - Google Patents

반도체 메모리 장치의 출력 드라이버 Download PDF

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KR20090060679A KR1020070127592A KR20070127592A KR20090060679A KR 20090060679 A KR20090060679 A KR 20090060679A KR 1020070127592 A KR1020070127592 A KR 1020070127592A KR 20070127592 A KR20070127592 A KR 20070127592A KR 20090060679 A KR20090060679 A KR 20090060679A
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Abstract

개시된 본 발명은 반도체 메모리 장치의 출력 드라이버로서, 전압을 분배한 분배 전압을 생성하기 위한 전압 분배부, MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 문턱 전압의 변화를 감지하여 그에 대응하게 문턱 전압 신호를 생성하기 위한 문턱 전압 감지부, 상기 문턱 전압 신호와 상기 분배 전압을 비교하여 제어 신호를 출력하는 구동 능력 제어 신호 생성부, 및 풀업 신호, 풀다운 신호, 상기 제어 신호에 응답하여 구동 능력이 조절되는 구동부를 포함한다.
Figure P1020070127592
출력 드라이버, 구동 능력(Drivability)

Description

반도체 메모리 장치의 출력 드라이버{OutPUt Driver of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 데이터 신호를 반도체 메모리 장치의 외부로 출력하기 위한 출력 드라이버에 관한 것이다.
반도체 메모리 장치를 구성하는 여러 구성 요소들 중에서 데이터를 최종 출력하여 외부의 다른 칩으로 데이터를 전달하는 부분이 출력 드라이버다. 출력 드라이버는 일반적으로 출력 단자의 전압을 높이기 위한 PMOS 트랜지스터로 구성된 풀업 드라이버와 출력 단자의 전압을 낮추기 위한 NMOS 트랜지스터로 구성된 풀다운 드라이버로 구성된다. 일반적으로 칩 외부에서는 큰 부하(Load)를 가지기 때문에, 큰 부하에서의 고속 데이터 전송을 위해 반도체 메모리 장치의 내부에 사용되는 회로보다 큰 부하 구동능력을 가진다. 풀업 드라이버란 전류의 구동능력을 높이는 즉, 풀업(PUll-up)을 구현하는 드라이버를 말하며, 풀다운 드라이버는 전류의 구동능력을 낮추는 즉, 풀다운(PUll-down)을 구현하는 드라이버를 말한다. 여기서, 풀업(PUll-up)이란, 회로의 특정 노드를 능동 소자로 전원전압(또는 승압 전압)에 접속하는 것을 말하며, 이는 저항 부하로 풀업하는 경우에 비해 출력 이득을 높이고 출력 임피던스를 낮추는 효과가 있다. 그리고, 풀다운(PUll-down)이라 함은 회로의 특정 노드를 풀다운 트랜지스터 등의 능동 소자에 의해 접지(VSS)에 연결하는 것을 말하며, 보통의 저항을 사용하여 풀다운 하는 경우에 비해 전류 이득이나 동작 속도를 개선할 수 있는 효과가 있다.
종래의 기술에 따른 출력 드라이버는 풀업 능력을 조절하기 위하여 풀업 신호를 각각 입력받는 복수의 PMOS 트랜지스터를 병렬 연결하고 상기 풀업 신호를 메탈 옵션(metal option)을 경유하여 상기 복수의 PMOS 트랜지스터에 입력되도록 설계한 후, 복수의 메탈 옵션(metal option)을 온/오프 시킴으로써, 풀업 능력을 조절할 수 있도록 하였다. 또한, 풀다운 능력을 조절하기 위하여 풀다운 신호를 각각 입력받는 복수의 NMOS 트랜지스터를 병렬 연결하고 상기 풀다운 신호를 메탈 옵션(metal option)을 경유하여 상기 복수의 NMOS 트랜지스터에 입력되도록 설계한 후, 복수의 메탈 스위치를 온/오프 시킴으로써, 풀다운 능력을 조절할 수 있도록 하였다.
그러나, 종래의 출력 드라이버는 풀업/풀다운 드라이버의 구동 능력을 조절하기 위해서 메탈 옵션(metal option)을 사용하는 경우, 시스템에 적합한 구동 능력으로 조절하기 위하여 리비젼(revision)을 통해 설계 변경을 하여야 하므로, 많은 시간이 소모되고, 비용이 많이 드는 문제점이 발생한다.
본 발명에 따른 출력 드라이버는 리비젼을 하지 않고 구동 능력(플업/풀다운 능력)을 조절하는데 목적이 있다.
본 발명 따른 반도체 메모리 장치의 출력 드라이버는 전압을 분배한 분배 전압을 생성하기 위한 전압 분배부, MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 문턱 전압의 변화를 감지하여 그에 대응하게 문턱 전압 신호를 생성하기 위한 문턱 전압 감지부, 상기 문턱 전압 신호와 상기 분배 전압을 비교하여 제어 신호를 출력하는 구동 능력 제어 신호 생성부, 및 풀업 신호, 풀다운 신호, 상기 제어 신호에 응답하여 구동 능력이 조절되는 구동부를 포함한다.
본 발명에 따른 출력 드라이버는 리비젼을 하지 않고, 구동 능력(풀업/풀다운 능력)을 조절함으로써, 비용이 감축되고, 공정 변수의 변화에도 안정적인 출력 특성을 확보할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 출력 드라이버의 블록도이고, 도 2는 본 발명에 따른 반도체 메모리 장치의 출력 드라이버의 회로도이다.
종래의 출력 드라이버는 MOS 트랜지스터(풀업 트랜지스터, 풀다운 트랜지스터)의 문턱 전압이 변화하여 설계 시의 구동 능력보다 높아지거나 낮아질 경우, 메 탈 옵션(metal option)을 사용하여 상기 MOS 트랜지스터(풀업 트랜지스터 및 풀다운 트랜지스터)를 제어함으로써 구동 능력을 조절한다. 메탈 옵션(metal option)을 온/오프 시키는 설계 변경을 해야 할 경우, 리비젼(Revision)을 해야하므로 시간이 오래 걸리고 비용이 많이 드는 문제점이 발생하였다. 그러나, 본 발명에서는 상기 MOS 트랜지스터(풀업 트랜지스터 및 풀다운 트랜지스터)의 문턱 전압이 변하는 것을 감지하여 그에 상응하게 상기 MOS 트랜지스터((풀업 트랜지스터 및 풀다운 트랜지스터)의 턴온/턴오프 되는 개수가 자동적으로 제어되도록 회로를 구현하였다.
도 1 을 참조하면, 본 발명에 따른 출력 드라이버는 저항 소자를 사용하여 전압을 분배한 분배 전압(PU_VB<1:2>,PD_VB<1:2>)을 생성하기 위한 전압 분배부(100), MOS 트랜지스터(PM1)를 포함하고, 상기 MOS 트랜지스터(PM1)의 문턱 전압의 변화를 감지하여 문턱 전압 신호(PU_VT,PD_VT)를 생성하기 위한 문턱 전압 감지부(200), 상기 문턱 전압 신호(PU_VT,PD_VT)와 상기 분배 전압(PU_VB<1:2>,PD_VB<1:2>)을 비교하여 제어 신호(PU_CTRL<1:2>,PD_CTRL<1:2>)를 출력하는 구동 능력 제어 신호 생성부(300), 및, 풀업 신호(PUB), 풀다운 신호(PD), 상기 제어 신호(PU_CTRL<1:2>,PD_CTRL<1:2>)에 응답하여 구동 능력을 조절하기 위한 구동부(400)를 포함한다.
상기 전압 분배부(100)는 저항 분배를 통하여 PVT(Process, Voltage, Temperture)에 영향을 받지 않은 풀업 및 풀다운 트랜지스터(PM2:PM5,NM2:NM5)의 문턱 전압과 동일한 전압, 문턱 전압 보다 높은 전압, 및 상기 문턱 전압보다 낮은 전압으로 고정된 전압을 생성한다. 상기 문턱 전압 감지부(200)는 풀업 트랜지스터 및 풀다운 트랜지스터(PM2:PM5,NM2:NM5)의 문턱 전압의 변화를 감지하여 전압 레벨이 제어된 풀업 및 풀다운 문턱 전압 신호(PU_VT,PD_VT)를 생성한다. 상기 구동 능력 제어 신호 생성부(300)는 PVT(Process, Voltage, Temperature)의 영향으로 상기 풀업 및 상기 풀다운 문턱 전압 신호(PU_VT,PD_VT)의 문턱 전압이 변할 경우, 그에 대응하게 구동 능력을 조절할 수 있도록 제어 신호(PU_CTRL<1:2>, PD_CTRL<1:2>)를 생성한다. 상기 구동부(400)는 상기 제어 신호(PU_CTRL<1:2>, PD_CTRL<1:2>)에 응답하여 상기 PMOS 트랜지스터(PM2:PM5,NM2:NM5)의 턴온/턴오프되는 개수를 조절함으로써, 구동 능력을 조절한다.
본 발명에서는 디폴트로 풀업 신호(PUB) 및 풀다운 신호(PD)를 입력받는 두 개의 PMOS 트랜지스터 및 NMOS 트랜지스터(PM<2:3>,NM<2:3>)를 구비하고, 추가로 제어 신호(PU_CTRL<3:4>, PD_CTRL<3:4>)를 입력받는 복수의 PMOS 트랜지스터(PM4:PM5) 및 복수의 NMOS 트랜지스터(NM4:NM5)를 구비할 수 있으며, 이에 대응하게 전압 분배부(100)의 저항 소자, 구동 능력 제어 신호 생성부(300)의 비교기, 및 신호 조합부를 구비할 수 있다. 본 발명에서는 예를 들어, 제어 신호(PU_CTRL<1:2>, PD_CTRL<1:2>)를 입력받는 상기 2 개의 PMOS 트랜지스터(PM4:PM5)와 2 개의 NMOS 트랜지스터(NM4:NM5)에 의해 구동 능력을 조절하는 것을 설명하기로 하나, 상기 추가되는 PMOS 트랜지스터 및 NMOS 트랜지스터의 수는 당업자의 의도에 의해 변경될 수 있음은 자명하다.
도 2를 참조하면, 상기 전압 분배부(100)는 내부 전원(VINT)와 내부전원을 이등분(VINT/2)한 전압의 출력 노드(N4) 사이에 존재하는 복수의 저항 소자(R1:R8) 의 각각의 연결 노드(N1,N3)에서 풀업 분배 전압(PU_VB<1:2>)을 생성하는 풀업 전압 분배부(110), 및 상기 내부 전원을 이등분(VINT/2)한 전압의 출력 노드(N4)와 접지(VSS)단 사이에 존재하는 저항 소자(R5:R8)의 각각의 연결 노드(N5,N7)에서 풀다운 분배 전압(PD_VB<1:2>)을 생성하는 풀다운 전압 분배부(120)를 포함한다.
여기서, 내부 전원(VINT)이란, 외부 전압(VDD)에 상관없이 일정한 레벨을 유지하는 내분 전원을 말한다.
상기 풀업 전압 분배부(110)는 내부 전원(VINT)과 상기 내부 전원 이등분(VINT/2)한 전압의 출력 노드(N4) 사이에 서로 직렬 연결된 제 1 내지 제 4 저항(R1:R4)을 포함한다.
제 1 내지 제 4 저항(R1:R4)의 각각의 연결 노드(N1:N3)는 내부 전원(VINT)단과 상기 내부 전원을 이등분(VINT/2)한 제 4 노드(N4) 사이의 전압을 소정 등분하여 일정한 레벨로 고정된 값을 가진다. 상기 제 2 노드(N2)는 상기 풀업 트랜지스터(PM2:PM5)의 문턱 전압과 동일한 레벨로 고정되고, 상기 제 1 노드(N1)는 상기 풀업 트랜지스터(PM2:PM5)의 문턱 전압보다 높은 레벨, 상기 제 3 노드(N3)는 상기 풀업 트랜지스터(PM2:PN5)의 문턱 전압보다 낮은 레벨로 책정된 값이다. 상기 제 1 노드(N1)에서는 제 1 풀업 분배 전압(PU_VB1)을 출력하고, 상기 제 3 노드(N2)에서는 제 2 풀업 분배 전압(PU_VB2)을 출력한다.
상기 풀다운 전압 분배부(120)는 상기 내부 전원을 이등분(VINT/2)한 전압을 출력하는 제 4 노드(N4)와 접지(VSS)단 사이에 서로 직렬 연결된 제 5 내지 제 8 저항(R5:R8)을 포함한다.
상기 제 5 내지 제 8 저항(R5:R8)의 각각의 연결 노드(N5:N7)는 내부 전원(VINT/2)을 소정 등분하여 일정한 레벨로 고정된 값을 가진다. 상기 제 6 노드(N6)는 상기 풀다운 트랜지스터(NM2:NM5)의 문턱 전압과 동일한 레벨로 고정되고, 상기 제 5 노드(N6)는 상기 풀다운 트랜지스터(NM2:NM5)의 문턱 전압보다 높은 레벨, 상기 제 7 노드(N7)는 상기 풀다운 트랜지스터(NM2:NM5)의 문턱 전압보다 낮은 레벨로 책정된 값이다. 상기 제 5 노드(N5)에서는 제 1 풀다운 분배 전압(PD_VB1)을 출력하고, 상기 제 7 노드(N7)에서는 제 2 풀다운 분배 전압(PD_VB2)을 출력한다.
상기 문턱 전압 감지부(200)는 상기 풀업 트랜지스터(PM2:PM5)와 동일한 제 1 PMOS 트랜지스터(PM1)의 문턱 전압의 변화를 감지하여 풀업 문턱 전압 신호(PU_VT)를 생성하기 위한 풀업 문턱 전압 감지부(210), 및 상기 풀다운 트랜지스터(NM2:NM5)와 동일한 제 1 NMOS 트랜지스터(NM1)의 문턱 전압의 변화를 감지하여 풀다운 문턱 전압 신호(PU_VT)를 생성하기 위한 풀다운 문턱 전압 감지부(220)를 포함한다.
상기 풀업 문턱 전압 감지부(210)는 게이트와 드레인이 공통 연결되고, 소오스가 내부 전원(VINT)단에 연결된 제 1 PMOS 트랜지스터(PM1), 및 접지(VSS)단과 상기 제 1 PMOS 트랜지스터(PM1)의 드레인 사이에 연결된 제 17 저항(R17)을 포함한다.
상기 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 높아 질 경우, 전류의 흐르는 양이 감소하여, 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 낮아진다. 반 대로, 상기 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 낮아 질 경우, 전류의 흐르는 양이 증가하여 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 높아진다.
상기 풀다운 문턱 전압 신호 감지부(220)는 게이트와 드레인이 공통 연결되고, 소오스가 접지(VSS)단과 연결된 제 1 NMOS 트랜지스터(NM1), 및 상기 내부 전원(VINT)단과 상기 제 1 NMOS 트랜지스터(NM1) 사이에 연결된 제 18 저항(R18)을 포함한다.
상기 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 높아 질 경우, 전류가 접지(VSS)단으로 배출되는 양이 감소하여 상기 풀다운 문턱 전압 신호(PD_VT)의 전압 레벨은 높아진다. 반대로, 상기 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 낮아 질 경우, 전류가 접지(VSS)단을 배출되는 양이 증가하여 상기 풀다운 문턱 전압 신호(PD_VT)의 전압 레벨은 낮아진다.
상기 구동 능력 제어 신호 생성부(300)는 상기 풀업 문턱 전압 신호(PU_VT), 상기 제 1 풀업 분배 전압(PU_VB1), 상기 제 2 풀업 분배 전압(PUVB2), 및 풀업 신호(PUB)를 입력받아 풀업 능력을 조절하기 위한 풀업 제어 신호(PU_CTRL<1:2>)를 출력하는 풀업 능력 제어 신호 생성부(310), 및 상기 풀다운 문턱 전압 신호(PD_VT), 상기 제 1 풀다운 분배 전압(PD_VB1), 상기 제 2 풀다운 분배 전압(PD_VB2), 및 풀다운 신호(PD)를 입력받아 풀다운 능력을 조절하기 위한 풀다운 제어 신호(PD_CTRL<1:2>)를 출력하는 풀다운 능력 제어 신호 생성부(320)를 포함한다.
상기 풀업 능력 제어 신호 생성부(310)는 상기 풀업 문턱 전압 신호(PU_VT) 와 상기 제 1 풀업 분배 전압(PU_VB1)을 비교하여 제 1 비교 신호(VA1)를 출력하는 제 1 비교부(311), 상기 풀업 문턱 전압 신호(PU_VT)와 상기 제 2 풀업 분배 전압(PU_VB2)을 비교하여 제 2 비교 신호(VA2)를 출력하는 제 2 비교부(312), 상기 제 1 비교 신호(VA1)와 상기 풀업 신호(PUB)를 논리 조합하여 제 1 풀업 제어 신호(PU_CTRL1)를 출력하는 제 1 신호 조합부(313), 및 상기 제 2 비교 신호(VA2)와 상기 풀업 신호(PUB)를 논리 조합하여 제 2 풀업 제어 신호(PU_CTRL2)를 출력하는 제 2 신호 조합부(314)를 포함한다.
상기 제 1 비교부(311)는 비반전 단자(+)에 상기 풀업 문턱 전압 신호(PU_VT)를 입력받고, 반전 단자(-)에 상기 제 1 풀업 분배 전압(PU_VB1)을 입력받는 제 1 비교기(OP1)를 포함한다.
상기 제 2 비교부(312)는 비반전 단자(+)에 상기 풀업 분배 전압(PU_VT)을 입력받고, 반전 단자(-)에 상기 제 2 풀업 분배 전압(PU_VB2)을 입력받는 제 2 비교기(OP2)를 포함한다.
상기 제 1 및 제 2 비교기(OP1,OP2)는 상기 비반전 단자(+)에 입력되는 전압이 크면, 하이 레벨의 신호를 출력하고, 상기 반전 단자(-)에 입력되는 전압이 크면, 로우 레벨의 신호를 출력한다.
상기 제 1 신호 조합부(313)는 상기 제 1 비교 신호(VA1)와 상기 풀업 신호(PUB)를 입력받아 상기 제 1 풀업 제어 신호(PU_CTRL1)를 출력하는 제 1 노아 게이트(NR1), 및 상기 제 1 노아 게이트(NR1)의 출력 신호를 반전 시켜 출력하는 제 1 인버터(IV1)를 포함한다.
상기 제 2 신호 조합부(314)는 상기 제 2 비교 신호(VA2)와 상기 풀업 신호(PUB)를 입력받아 상기 제 2 풀업 제어 신호(PU_CTRL2)를 출력하는 제 2 노아 게이트(NR2), 및 상기 제 2 노아 게이트(NR2)의 출력 신호를 반전 시켜 출력하는 제 2 인버터(IV2)를 포함한다.
상기 제 1 및 제 2 신호 조합부(313,314)는 회로의 로직 특성상 상기 입력되는 두 신호가 모두 로우 레벨인 경우, 로우 레벨을 출력하고, 상기 입력되는 두 신호 중 어느 하나라도 하이 레벨인 경우, 하이레벨의 출력 신호를 출력한다.
상기 풀다운 능력 제어 신호 생성부(320)는 상기 풀다운 문턱 전압 신호(PD_VT)와 상기 제 1 풀다운 분배 전압(PD_VB1)을 비교하여 제 3 비교 신호(VA3)를 출력하는 제 3 비교부(321), 상기 풀다운 문턱 전압 신호(PD_VT)와 상기 제 2 풀다운 분배 전압(PD_VB2)을 비교하여 제 4 비교 신호(VA4)를 출력하는 제 4 비교부(322), 상기 풀다운 신호(PD)와 상기 제 4 비교 신호(VA4)를 논리 조합하여 제 1 풀다운 제어 신호(PD_CTRL1)를 출력하는 제 3 신호 조합부(323), 및 상기 풀다운 신호(PD)와 상기 제 3 비교 신호(VA3)를 논리 조합하여 제 2 풀다운 제어 신호(PD_CTRL2)를 출력하는 제 4 신호 조합부(324)를 포함한다.
상기 제 3 비교부(321)는 비반전 단자(+)에 상기 풀다운 문턱 전압 신호(PD_VT)를 입력받고, 반전 단자(-)에 상기 제 1 풀다운 분배 전압(PD_VB1)을 입력받는 제 3 비교기(OP3)를 포함한다.
상기 제 4 비교부(322)는 비반전 단자(+)에 상기 풀다운 문턱 전압 신호(PD_VT)를 입력받고, 반전 단자(-)에 상기 제 2 풀다운 분배 전압(PD_VB2)을 입 력받는 제 4 비교기(OP4)를 포함한다.
상기 제 3 비교기(OP3) 및 상기 제 4 비교기(OP4)는 비반전 단자(+)의 전압 레벨이 높을 경우, 하이 레벨의 신호를 출력하고, 상기 반전 단자(-)의 전압 레벨이 높을 경우, 로우 레벨의 신호를 출력한다.
상기 제 3 신호 조합부(323)는 상기 풀다운 신호(PD)와 상기 제 4 비교 신호(VA4)를 입력받는 제 1 낸드 게이트(ND1), 및 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 출력하는 제 3 인버터(IV3)를 포함한다.
상기 제 4 신호 조합부(324)는 상기 풀다운 신호(PD)와 상기 제 3 비교 신호(VA3)를 입력받는 제 2 낸드 게이트(ND2), 및 상기 제 2 낸드 게이트(ND2)의 출력을 반전시켜 출력하는 제 4 인버터(IV4)를 포함한다.
상기 제 3 신호 조합부(323) 및 상기 제 4 신호 조합부(324)는 로직 특성상 입력되는 두 신호가 모두 하이 레벨인 경우, 하이 레벨의 신호를 출력하고, 상기 입력되는 두 신호 중 어느 하나라도 로우 레벨을 가지면, 로우 레벨의 신호를 출력한다.
상기 구동부(400)는 풀업 신호(PUB) 및 풀업 제어 신호(PU_CTRL<1:2>)에 응답하여 풀업 능력을 조절하기 위한 풀업 드라이버(410), 및 풀다운 신호(PD) 및 풀다운 제어 신호(PD_CTRL<1:2>)에 응답하여 풀다운 능력을 조절하기 위한 풀다운 드라이버(420)를 포함한다.
상기 풀업 드라이버(410)는 제 2 내지 제 5 PMOS 트랜지스터(PM2:PM5), 및 제 9 내지 제 12 저항(R9:R12)를 포함한다. 제 2 및 제 5 PMOS 트랜지스 터(PM1,PM2)는 게이트가 풀업 신호(PUB)를 각각 입력받고, 소오스가 전원전압(VDD)단과 연결되며, 드레인이 데이터 출력 노드(DQ_node)와 연결된다. 상기 제 9 및 제 10 저항(R9,R10)는 상기 데이터 출력 노드(DQ_node)와 상기 제 2 및 제 3 PMOS 트랜지스터(PM2,PM3)의 드레인 사이에 각각 연결된다. 상기 제 4 PMOS 트랜지스터(PM4)는 게이트가 제 1 풀업 제어 신호(PU_CTRL1)를 입력받고, 소오스가 전원전압(VDD)단과 연결되며, 드레인이 상기 데이터 출력 노드(DQ_node)와 연결된다. 상기 제 11 저항(R11)은 상기 데이터 출력 노드(DQ_node)와 상기 제 4 PMOS 트랜지스터(PM4)의 드레인 사이에 연결된다. 상기 제 12 저항(R12)은 게이트가 상기 제 2 풀업 제어 신호(PU_CTRL2)를 입력받고, 소오스가 전원전압(VDD)단과 연결되며, 드레인이 상기 데이터 출력 노드(DQ_node)와 연결된다. 상기 제 12 저항(R12)은 상기 데이터 출력 노드(DQ_node)와 상기 제 5 PMOS 트랜지스터(PM5)의 드레인 사이에 연결된다.
상기 풀업 드라이버(410)는 리드(Read) 명령 시 풀업 신호(PUB)가 로우 레벨로 인에이블 되면, 상기 제 2 내지 제 3 PMOS 트랜지스터(PM2:PM3)를 턴온시키고, 상기 풀업 제어 신호(PU_CTRL<1:2>)에 응답하여 턴온/턴오프 되는 상기 제 4 및 제 5 PMOS 트랜지스터(PM4,PM5)의 개수에 따라, 풀업 능력을 조절한다.
상기 풀다운 드라이버(420)는 제 2 내지 제 5 NMOS 트랜지스터(NM2:NM5), 및 제 13 내지 제 16 저항(R13:R16)을 포함한다. 상기 제 2 및 제 3 NMOS 트랜지스터(NM2:NM3)는 게이트가 풀다운 신호(PD)를 각각 입력받고, 드레인이 상기 데이터 출력 노드(DQ_node)에 각각 연결되며, 소오스가 접지(VSS)단과 연결된다. 상기 제 13 및 제 14 저항(R13:R14)은 접지(VSS)단과 제 2 및 제 3 NMOS 트랜지스터(NM2:NM3)의 드레인 사이에 각각 연결된다. 상기 제 4 NMOS 트랜지스터(NM4)는 게이트가 제 1 풀다운 제어 신호(PD_CTRL1)를 입력받고, 드레인이 상기 데이터 출력 노드(DQ_node)와 연결되며, 소오스가 접지(VSS)단과 연결된다. 상기 제 15 저항(R15)은 상기 데이터 출력 노드(DQ_node)와 상기 제 4 NMOS 트랜지스터(NM4)의 드레인 사이에 연결된다. 상기 제 5 NMOS 트랜지스터(NM5)는 게이트가 상기 제 2 풀다운 제어 신호(PD_CTRL2)와 연결되고, 드레인이 상기 데이터 출력 노드(DQ_node)와 연결되며, 소오스가 상기 접지(VSS)단과 연결된다. 상기 제 16 저항(R16)은 상기 데이터 출력 노드(DQ_node)와 상기 제 5 NMOS 트랜지스터(NM5)의 드레인 사이에 연결된다.
상기 풀다운 드라이버(420)는 상기 풀다운 신호(PD)가 하이 레벨로 인에이블 되면, 상기 제 2 내지 제 3 NMOS 트랜지스터(NM2,NM3)가 턴온되고, 상기 제 1 및 제 2 풀다운 제어 신호(PD_CTRL<1:2>)에 응답하여 턴온/턴오프 되는 상기 제 4 및 제 5 NMOS 트랜지스터(NM4,NM5)의 개수에 따라 풀다운 능력을 조절한다.
일반적으로 출력 드라이버는 설계 조건을 만족시켜 설계한 후, 칩을 제작하고, 패키지(Package) 테스트를 한 결과, PVT(Process, Voltage, Temperature)의 영향을 받아 상기 MOS 트랜지스터의 문턱 전압(threshold)이 변화하여 구동 능력(Drivability)이 증가 또는 감소한다. 상기와 같은 경우, 본 발명에 따른 출력 드라이버는 턴온/턴오프시키는 상기 MOS 트랜지스터의 개수를 조절함으로써 구동 능력을 조절할 수 있다.
보다 구체적으로 설명하면, 리드 명령 시 풀업 능력을 조절할 경우 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 변하지 않은 안정적인 경우(이하, 제 1 경우), 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 낮아진 경우(이하, 제 2 경우), 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 높아진 경우(이하, 제 3 경우)를 예를 들어 설명하고, 이어서, 풀다운 능력을 조절할 경우 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 변하지 않은 경우(이하, 제 4 경우), 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 낮아진 경우(이하, 제 5 경우), 및 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 높아진 경우(이하, 제 6 경우)를 설명하기로 한다.
리드 명령 시 풀업 능력을 조절할 경우, 상기 풀업 신호(PUB)는 로우 레벨로 인에이블 되는 신호이다. 리드 명령 시 풀다운 능력을 조절 할 경우, 상기 풀다운 신호(PD)는 하이 레벨로 인에이블 되는 신호이다.
제 1 경우(즉, 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 변하지 않은 경우), 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 상기 제 1 풀업 분배 전압(PU_VB1)보다 작고, 상기 제 2 풀업 분배 전압(PU_VB2)보다 크다. 상기 제 1 비교기(OP1)는 상기 로우 레벨의 제 1 비교 신호(VA1)를 출력하고, 상기 제 2 비교기(OP2)는 상기 하이 레벨의 제 2 비교 신호(VA2)를 출력한다. 상기 제 1 신호 조합부(313)는상기 로우 레벨의 제 1 비교 신호(VA1)와 상기 로우 레벨의 풀업 신호(PUB)를 논리 합하여 로우 레벨의 제 1 풀업 제어 신호(PU_CTRL1)를 출력한다. 상기 로우 레벨의 제 1 풀업 제어 신호(PU_CTRL1)는 제 4 PMOS 트랜지스터(PM4)를 턴온시킨다. 상기 제 2 신호 조합부(314)는 상기 하이 레벨의 제 2 비교 신호(VA2)와 상기 로우 레벨의 풀업 신호(PUB)를 논리 합하여 하이 레벨의 제 2 풀업 제어 신호(PU_CTRL2)를 출력한다. 상기 하이 레벨의 제 2 풀업 제어 신호(PU_CTRL2)는 제 5 PMOS 트랜지스터(PM5)를 턴오프시킨다.
상기 풀업 드라이버(410)는 제 2 내지 제 4 PNOS 트랜지스터(PM2:PM4)를 턴온 시켰을 경우, 가장 이상적인 풀업 능력을 가진다.
제 2 경우(즉, 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 낮아진 경우), 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 높아진다. 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 상기 제 2 풀업 분배 전압(PU_VB2)보다 높아진다. 상기 제 1 비교기(OP1)는 하이 레벨의 제 1 비교 신호(VA1)를 출력한다. 제 2 비교기(OP2)는 하이 레벨의 제 2 비교 신호(VA1)를 출력한다. 상기 제 1 신호 조합부(313)는 상기 하이 레벨의 풀업 신호(PUB)와 상기 하이 레벨의 제 1 비교 신호(VA1)를 논리 합하여 상기 하이 레벨의 제 1 풀업 제어 신호(PU_CTRL1)를 출력한다. 상기 하이 레벨의 제 1 풀업 제어 신호(PU_CTRL1)는 제 4 PMOS 트랜지스터(PM4)를 턴오프시킨다. 상기 제 2 신호 조합부(314)는 상기 하이 레벨의 제 2 비교 신호(VA2)와 상기 하이 레벨의 풀업 신호(PUB)를 논리 합하여 상기 하이 레벨의 제 2 풀업 제어 신호(PU_CTRL2)를 출력한다. 상기 로우 레벨의 제 2 풀업 제어 신호(PU_CTRL2)는 상기 제 5 PMOS 트랜지스터(PM5)를 턴오프시 킨다. 따라서, 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 낮아진 경우, 턴온되는 PMOS 트랜지스터(PM4,PM5)의 개수를 줄임으로써, 풀업 능력을 조절한다.
제 3 경우(즉, 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 높아진 경우), 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 낮아진다. 상기 제 1 비교기(OP1)는 상기 로우 레벨의 제 1 비교 신호(VA1)를 출력한다. 상기 제 2 비교기(OP2)는 상기 로우 레벨의 제 2 비교 신호(VA2)를 출력한다. 상기 제 1 신호 조합부(313)는 상기 로우 레벨의 제 1 비교 신호(VA1)와 로우 레벨의 상기 풀업 신호(PUB)를 논리 합하여 상기 로우 레벨의 제 1 풀업 제어 신호(PU_CTRL1)를 출력한다. 상기 로우 레벨의 제 1 풀업 제어 신호(PU_CTRL1)는 상기 제 4 PMOS 트랜지스터(PM4)를 턴온시킨다. 상기 제 2 신호 조합부(314)는 상기 로우 레벨의 제 2 비교 신호(VA2)와 로우 레벨의 상기 풀업 신호(PUB)를 논리 합하여 상기 로우 레벨의 제 2 풀업 제어 신호(PU_CTRL2)를 출력한다. 상기 로우 레벨의 제 2 풀업 제어 신호(PU_CTRL2)는 상기 제 5 PMOS 트랜지스터(PM5)를 턴온시킨다. 따라서, 상기 풀업 트랜지스터(PM2:PM5), 제 1 PMOS 트랜지스터(PM1)의 문턱 전압이 높아진 경우, 턴온되는 PMOS 트랜지스터(PM4,PM5)의 개수를 증가시킴으로써, 풀업 능력을 조절한다.
제 4 경우(풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 변하지 않는 경우), 상기 풀다운 문턱 전압 신호(PD_VT)의 전압 레벨은 상기 제 1 풀다운 분배 전압(PU_VB1)보다 낮고, 상기 제 2 풀다운 분배 전압(PU_VB2) 보다 높다. 상기 제 3 비교기(OP3)는 상기 풀다운 문턱 전압 신호(PD_VT)이 상기 제 1 풀다운 분배 전압(PD_VB1)보다 작기 때문에 로우 레벨의 제 3 비교 신호(VA3)를 출력한다. 상기 제 4 비교기(OP4)는 하이 레벨의 제 4 비교 신호(VA4)를 출력한다. 상기 제 3 신호 조합부(323)는 상기 하이 레벨의 제 4 비교 신호(VA3)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 하이 레벨의 제 1 풀다운 제어 신호(PD_CTRL1)를 출력한다. 상기 하이 레벨의 제 1 풀다운 제어 신호(PD_CTRL1)는 상기 제 4 NMOS 트랜지스터(NM4)를 턴온시킨다. 제 4 신호 조합부(324)는 상기 로우 레벨의 제 3 비교 신호(VA3)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 로우 레벨의 제 2 풀다운 제어 신호(PD_CTRL2)를 출력한다. 상기 로우 레벨의 풀다운 제어 신호(PD_CTRL2)는 상기 제 5 NMOS 트랜지스터(NM5)를 턴오프시킨다.
상기 풀다운 드라이버(420)는 상기 제 2 내지 제 4 NMOS 트랜지스터(NM2:NM4)을 턴온 시켰을 경우, 가장 안정적인 풀다운 능력을 가진다.
제 5 경우(즉, 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 낮아진 경우), 상기 풀업 문턱 전압 신호(PU_VT)의 전압 레벨은 낮아진다. 상기 제 3 비교기(OP3)는 상기 로우 레벨의 제 3 비교 신호(VA3)를 출력한다. 상기 제 4 비교기(OP4)는 상기 로우 레벨의 제 3 비교 신호(VA3)를 출력한다. 상기 제 3 신호 조합부(323)는 상기 로우 레벨의 제 4 비교 신호(VA4)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 로우 레벨의 제 1 풀다운 제어 신호(PD_CTRL1)를 출력한다. 상기 로우 레벨의 제 1 풀업 제어 신호(PU_CTRL1)는 상 기 제 4 NMOS 트랜지스터(NM4)를 턴오프시킨다. 상기 제 4 신호 조합부(324)는 상기 로우 레벨의 제 3 비교 신호(VA3)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 로우 레벨의 제 2 풀다운 제어 신호(PD_CTRL2)를 출력한다. 상기 로우 레벨의 제 2 풀다운 제어 신호(PD_CTRL2)는 상기 제 5 PMOS 트랜지스터(PM5)를 턴오프시킨다. 따라서, 상기 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 낮아진 경우, 턴온되는 상기 NMOS 트랜지스터(NM4,NM5)의 개수를 줄임으로써, 풀다운 능력을 조절할 수 있다.
마지막으로 제 6 경우(풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 높아진 경우), 상기 풀다운 문턱 전압 신호(PD_VT)의 전위 레벨은 높아진다. 상기 제 3 비교기(OP3)는 상기 하이 레벨의 제 3 비교 신호(VA3)를 출력한다. 상기 제 4 비교기(OP4)는 상기 하이 레벨의 제 4 비교 신호(VA4)를 출력한다. 상기 제 3 신호 조합부(323)는 상기 하이 레벨의 제 4 비교 신호(VA4)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 하이 레벨의 제 1 풀다운 제어 신호(PD_CTRL1)를 출력한다. 상기 하이 레벨의 제 1 풀다운 제어 신호(PD_CTRL1)는 상기 제 4 NMOS 트랜지스터(NM4)를 턴온시킨다. 상기 제 4 신호 조합부(324)는 상기 하이 레벨의 제 3 비교 신호(VA3)와 상기 하이 레벨의 풀다운 신호(PD)를 논리 곱하여 상기 하이 레벨의 제 2 풀다운 제어 신호(PD_CTRL2)를 출력한다. 상기 하이 레벨의 제 2 풀다운 제어 신호(PD_CTRL2)는 상기 제 5 NMOS 트랜지스터(NM5)를 턴온시킨다. 따라서, 상기 풀다운 트랜지스터(NM2:NM5), 제 1 NMOS 트랜지스터(NM1)의 문턱 전압이 높아진 경우, 상기 NMOS 트랜지스터(NM3,NM4)의 턴 온되는 개수를 증가시켜 풀다운 능력을 조절한다.
본 발명에 따른 출력 드라이버는 패키지(PKG) 테스트 후, 풀업 및 풀다운 트랜지스터(PM2:PM5,NM2:NM5)의 문턱 전압의 변화를 감지하여 설계 시, 문턱 전압보다 높은 전압 및 문턱 전압보다 낮은 전압과 비교하여 출력 드라이버에서 동작하는 풀업 및 풀다운 트랜지스터(PM2:PM5,NM2:NM5)의 개수를 자동적으로 조절함으로써, PVT(Process, Voltage, Temperature)의 변화에도 안정적인 구동 능력(Drivability)을 확보할 수 있다. 따라서, 회로 변경 시 리비젼(Revision)을 하지 않기 때문에 비용이 감축되고, 시간이 단축되는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 출력 드라이버의 블록도, 및
도 2는 본 발명에 따른 반도체 메모리 장치의 출력 드라이버의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 구동부 110 : 풀업 드라이버
120 : 풀다운 드라이버 200 : 전압 분배부
210 : 풀업 전압 분배분 220 : 풀다운 전압 분배부
300 : 문턱 전압 감지부 310 : 풀업 문턱 전압 감지부
330 : 풀다운 문턱 전압 신호 감지부
400 : 구동 능력 제어 신호 생성부
410 : 풀업 능력 제어 신호 생성부
420 : 풀다운 능력 제어 신호 생성부

Claims (25)

  1. 전압을 분배한 분배 전압을 생성하기 위한 전압 분배부,
    MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 문턱 전압의 변화를 감지하여 그에 대응하게 문턱 전압 신호를 생성하기 위한 문턱 전압 감지부,
    상기 문턱 전압 신호와 상기 분배 전압을 비교하여 제어 신호를 출력하는 구동 능력 제어 신호 생성부, 및
    풀업 신호, 풀다운 신호, 상기 제어 신호에 응답하여 구동 능력이 조절되는 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  2. 제 1 항에 있어서,
    상기 전압 분배부는,
    내부 전원과 접지단 사이에 서로 직렬 연결된 복수의 저항소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  3. 제 2 항에 있어서,
    상기 전압 분배부는,
    상기 복수의 저항 소자의 각각의 연결 노드에서 일정한 레벨의 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  4. 제 3 항에 있어서,
    상기 연결 노드는 제 1 내지 7 노드를 포함하고,
    상기 전압 분배부는,
    상기 제 1 내지 상기 제 3 노드에서 풀업 능력을 조절하기 위한 풀업 분배 전압을 생성하는 풀업 전압 분배부, 및
    상기 제 5 내지 상기 제 7 노드에서 풀다운 능력을 조절하기 위한 풀다운 분배 전압을 생성하는 풀다운 전압 분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  5. 제 4 항에 있어서,
    상기 MOS 트랜지스터는 풀업 트랜지스터와 풀다운 트랜지스터를 포함하고,
    상기 풀업 분배 전압은 제 1 및 제 2 풀업 분배 전압을 포함하고,
    상기 풀다운 분배 전압은 제 1 및 제 2 풀다운 분배 전압을 포함하며,
    상기 풀업 전압 분배부는,
    상기 제 1 노드가 상기 풀업 트랜지스터의 문턱 전압보다 높은 전압 레벨을 갖고,
    상기 제 2 노드가 상기 풀업 트랜지스터의 문턱 전압과 동일한 전압 레벨을 가지며,
    상기 제 3 노드에서 상기 풀업 트랜지스터의 문턱 전압보다 낮은 전압 레벨로 갖는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  6. 제 5 항에 있어서,
    상기 풀업 전압 분배부는,
    상기 제 1 노드에서 상기 제 1 풀업 분배 전압을 출력하고,
    상기 제 3 노드에서 상기 제 2 풀업 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.
  7. 제 5 항에 있어서,
    상기 풀다운 전압 분배부는,
    상기 제 5 노드가 상기 풀다운 트랜지스터의 문턱 전압보다 높은 전압 레벨을 갖고,
    상기 제 6 노드가 상기 풀다운 트랜지스터의 문턱 전압과 동일한 전압을 가지며,
    상기 제 7 노드가 상기 풀다운 트랜지스터의 문턱 전압보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버,
  8. 제 7 항에 있어서,
    상기 풀다운 전압 분배부는,
    상기 제 5 노드에서 상기 제 1 풀다운 분배 전압을 출력하고,
    상기 제 7 노드에서 상기 제 2 풀다운 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  9. 제 5 항에 있어서,
    상기 문턱 전압 감지부는,
    상기 풀업 트랜지스터의 문턱 전압의 변화를 감지하여 풀업 문턱 전압 신호를 출력하는 풀업 문턱 전압 감지부, 및
    상기 풀다운 트랜지스터의 문턱 전압의 변화를 감지하여 풀다운 문턱 전압 신호를 출력하는 풀다운 문턱 전압 신호 감지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  10. 제 9 항에 있어서,
    상기 풀업 트랜지스터는,
    PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  11. 제 9 항에 있어서,
    상기 풀다운 트랜지스터는,
    NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  12. 제 10 항에 있어서,
    상기 풀업 문턱 전압 감지부는,
    게이트와 드레인이 공통 연결되고, 소오스가 내부 전원단과 연결된 상기 PMOS 트랜지스터, 및
    일단이 상기 PMOS 트랜지스터의 드레인과 연결되고, 타단이 접지단과 연결된 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  13. 제 11 항에 있어서,
    상기 풀다운 문턱 전압 감지부는,
    게이트와 드레인이 공통 연결되고, 소오스가 접지단과 연결된 상기 NMOS 트랜지스터, 및
    일단이 내부 전원단과 연결되고, 타단이 상기 NMOS 트랜지스터의 드레인과 연결된 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  14. 제 9 항에 있어서,
    상기 구동 능력 제어 신호 생성부는,
    상기 제 1 및 제 2 풀업 분배 전압과 상기 풀업 문턱 전압 신호를 입력받아 풀업 능력을 조절하기 위한 풀업 제어 신호를 출력하는 풀업 능력 제어신호 생성부, 및
    상기 제 1 및 제 2 풀다운 분배 전압과 상기 풀다운 문턱 전압 신호를 입력받아 풀다운 능력을 조절하기 위한 풀다운 제어 신호를 출력하는 풀다운 능력 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  15. 제 14 항에 있어서,
    상기 풀업 제어 신호는 제 1 풀업 제어 신호 및 제 2 풀업 제어 신호를 포함하고,
    풀업 능력 제어 신호 생성부는,
    상기 제 1 풀업 분배 전압과 상기 풀업 문턱 전압 신호를 입력받아 제 1 비교 신호를 출력하는 제 1 비교부,
    상기 제 2 풀업 분배 전압과 상기 풀업 문턱 전압 신호를 입력받아 제 2 비교 신호를 출력하는 제 2 비교부,
    상기 제 1 비교 신호와 상기 풀업 신호를 논리 조합하여 상기 제 1 풀업 제어 신호를 출력하는 제 1 신호 조합부, 및
    상기 제 2 비교 신호와 상기 풀업 신호를 논리 조합하여 상기 제 2 풀업 제어 신호를 출력하는 제 2 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출려 드라이버.
  16. 제 15 항에 있어서,
    상기 제 1 신호 조합부는,
    상기 제 1 비교 신호와 상기 풀업 신호가 모두 디스에이블 되면, 상기 제 1 풀업 제어 신호를 디스에이블 시키고,
    상기 제 1 비교 신호와 상기 풀업 신호 중 어느 하나라도 인에이블 되면, 상기 제 1 풀업 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  17. 제 15 항에 있어서,
    상기 제 2 신호 조합부는,
    상기 제 1 비교 신호와 상기 풀업 신호가 모두 디스에이블 되면, 상기 제 1 풀업 제어 신호를 디스에이블 시키고,
    상기 제 1 비교 신호와 상기 풀업 신호 중 어느 하나라도 인에이블 되면, 상기 제 1 풀업 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버
  18. 제 15 항에 있어서,
    상기 풀다운 제어 신호는 제 1 풀다운 제어 신호 및 제 2 풀다운 제어 신호를 포함하고,
    상기 풀다운 제어 신호 생성부는,
    상기 제 1 풀다운 분배 전압과 상기 풀다운 문턱 전압 신호를 비교하여 제 3 비교 신호를 출력하는 제 3 비교부,
    상기 제 2 풀다운 분배 전압과 상기 풀다운 문턱 전압 신호를 비교하여 제 4 비교 신호를 출력하는 제 4 비교부,
    상기 제 4 비교 신호와 상기 풀다운 신호를 논리 조합하여 제 1 풀다운 제어 신호를 출력하는 제 3 신호 조합부, 및
    상기 제 3 비교 신호와 상기 풀다운 신호를 논리 조합하여 제 2 풀다운 제어 신호를 출력하는 제 4 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  19. 제 18 항에 있어서,
    상기 제 3 신호 조합부는,
    상기 제 4 비교 신호와 상기 풀다운 신호가 모두 인에이블 되면, 상기 제 1 풀다운 제어 신호를 인에이블 시키고,
    상기 제 4 비교 신호와 상기 풀다운 신호 중 어느 하나라도 디스에이블 되면, 상기 제 2 풀다운 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  20. 제 18 항에 있어서,
    상기 제 4 신호 조합부는,
    상기 제 3 비교 신호와 상기 풀다운 신호가 모두 인에이블 되면, 상기 제 2 풀다운 제어 신호를 인에이블 시키고,
    상기 제 3 비교 신호와 상기 풀다운 신호가 모두 디스에이블 되면, 상기 제 2 풀다운 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  21. 제 18 항에 있어서,
    상기 구동부는,
    상기 풀업 신호와 상기 제 1 및 제 2 풀업 제어 신호에 응답하여 풀업 능력을 조절하기 위한 풀업 드라이버, 및
    상기 풀다운 신호와 상기 제 1 및 제 2 풀다운 제어 신호에 응답하여 풀다운 능력을 조절하기 위한 풀다운 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  22. 제 21 항에 있어서,
    상기 풀업 트랜지스터는 복수의 제 1 풀업 트랜지스터 및 복수의 제 2 풀업 트랜지스터를 포함하고,
    상기 풀업 드라이버는,
    상기 풀업 신호를 입력받는 상기 복수의 제 1 풀업 트랜지스터를 포함하고,
    상기 제 1 및 제 2 풀업 제어 신호에 응답하여 상기 풀업 능력을 제어하는 상기 복수의 제 2 풀업 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  23. 제 21 항에 있어서,
    상기 풀다운 트랜지스터는 상기 복수의 제 1 풀다운 트랜지스터 및 상기 복수의 제 2 풀다운 트랜지스터를 포함하고,
    상기 풀다운 드라이버는,
    상기 풀다운 신호를 입력받는 복수의 제 2 풀다운 트랜지스터를 포함하고,
    상기 제 1 및 제 2 풀업 제어 신호에 응답하여 상기 풀다운 능력을 제어하는 복수의 제 2 풀업 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  24. 제 22 항에 있어서,
    상기 풀업 드라이버는,
    상기 풀업 신호가 인에이블 되면, 상기 풀다운 드라이버를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
  25. 제 22 항에 있어서,
    상기 풀다운 드라이버는,
    상기 풀다운 신호가 인에이블 되면, 상기 풀업 드라이버를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 출력 드라이버.
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