KR100258853B1 - 데이타 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 데이터 출력 버퍼 회로에 관한 것으로 특히, 데이터의 입출력에 따라 트랜지스터의 문턱 전압을 조정함으로써 데이터의 출력 특성을 향상시킴은 물론 '-'레벨의 데이터 입력시 잡음을 차단하여 안정적인 동작을 수행할 수 있도록 창안한 것이다. 이러한 본 발명은 풀업, 풀다운 트랜지스터(N1)(N2) 및 크램프 트랜지스터(N3)를 구비하여 입력 신호(V1)(V2)에 의해 풀다운 및 풀업 동작을 하여 출력 데이터(DQ)의 레벨을 결정하는 데이터 출력부(210)와, 리드 신호(RD)를 입력으로 데이터 출력시 상기 풀업, 풀다운 트랜지스터(N1)(N2)의 문턱 전압을 낮춤과 아울러 상기 크램프 트랜지스터(N3)의 문턱 전압을 높이며 데이터 입력시 상기 풀업, 풀다운 트랜지스터 (N1)(N2)의 문턱 전압은 높임과 아울러 상기 크램프 트랜지스터(N3)의 문턱 전압은 낮추는 문턱 전압 조정부(220)로 구성한다.

Description

데이터 출력 버퍼 회로
본 발명은 데이터 출력 버퍼에 관한 것으로 특히, 저레벨 데이터의 입력시 잡음을 차단하고 데이터 출력 레벨의 특성을 향상시키도록 한 데이터 출력 버퍼 회로에 관한 것이다.
도1은 종래의 데이터 출력 버퍼 회로도로서 이에 도시된 바와 같이, 입력 신호(V1)가 인가된 인버터(IN1)의 출력 신호를 드레인에 전압(Vcc)이 인가된 엔모스 트랜지스터(N1)의 게이트와 게이트가 접지된 엔모스 트랜지스터(N3)의 드레인에 인가하고 입력 신호(V2)가 인가된 인버터(IN2)의 출력 신호를 소스가 접지된 엔모스 트랜지스터(N2)의 게이트에 인가하며 상기 엔모스 트랜지스터(N1∼N3)의 벌크에 바이어스 전압(VBB)을 인가하고 상기 엔모스 트랜지스터(N1)(N3)의 소스와 상기 엔모스 트랜지스터(N2)의 드레인을 공통 접속하여 그 접속점에서 출력 신호(DQ)가 발생되도록 구성된다.
상기 트랜지스터(N1)는 풀업 트랜지스터, 트랜지스터(N2)는 풀다운 트랜지스터, 트랜지스터(N3)는 크램프 트랜지스터이다.
상기 바이어스 전압(VBB)은 P형 기판의 전위이다.
도면의 미설명 부호 R1, R2는 저항이다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
엔모스 트랜지스터(N1∼N3)는 벌크에 P-well 층의 전위(VBB)가 바이어스 전압으로 인가되므로 문턱 전압은 일정하다.
먼저, 데이터 출력시 풀업 동작인 경우 입력 신호(V1)가 로우로서 인버터(IN1)에서 하이 데이터를 출력하면 엔모스 트랜지스터(N1)의 게이트 전위가 하이가 되어 그 엔모스 트랜지스터(N1)의 게이트-소스의 전위차가 문턱 전압 이상이 되므로 그 엔모스 트랜지스터(N1)가 턴온된다.
따라서, 출력단자(DQ)에는 아래와 같은 전위가 전달된다.
VGS.N1〈Vcc+Vt인 경우 VDQ=VGS.N1-Vt
VGS.N1≥Vcc+Vt인 경우 VDQ=Vcc가 된다.
이때, 입력 신호(V2)가 하이로서 인버터(IN2)에서 로우 데이터를 출력하면 엔모스 트랜지스터(N2)의 게이트 전위는 로우가 되어 그 엔모스 트랜지스터(N2)의 게이트-소스간 전위가 '0'이 되므로 그 엔모스 트랜지스터(N2)는 턴오프 상태를 유지하게된다.
그리고, 데이터의 출력시 풀다운 동작인 경우 입력 신호(V2)가 로우로서 인버터 (IN2)가 하이 데이터를 출력하면 엔모스 트랜지스터(N2)의 게이트 전위가 하이가 되어 그 엔모스 트랜지스터(N2)의 게이트-소스간 전위차가 문턱 전압 이상이 되므로 그 엔모스 트랜지스터(N2)가 턴온된다.
이에 따라, 출력 단자(DQ)의 전위를 접지 전위(Vss)의 레벨로 낮추게 된다.
이때, 입력 신호(V1)가 하이로서 인버터(IN1)에서 로우 데이터를 출력하면 엔모스 트랜지스터(N1)의 게이트 전위가 로우가 되어 그 엔모스 트랜지스터(N1)는 턴오프 상태가 된다.
또한, 입출력 회로의 입력 동작시 출력 단자(DQ)에 '-'전위가 되는 경우 엔모스 트랜지스터(N1)의 게이트와 출력 단자(DQ)간에 전위차가 발생한다면 상기 엔모스 트랜지스터(N1)가 턴온되어 핫-캐리어(hot-carrier)를 발생 시킴으로 전압(Vcc)이 바이어스 전위(VBB)로 인가되어 그 바이어스 전위(VBB)의 레벨이 혼들리는 잡음이 발생할 수 있다.
따라서, 이러한 바이어스 전위(VBB)의 레벨이 흔들리는 현상을 방지하기 위하여 엔모스 트랜지스터(N3)를 접속시키게 된다.
즉, 출력 단자(DQ)에 '-'전위가 인가될 때 엔모스 트랜지스터(N3)는 게이트-소스간 전위차가 문턱 전압 이상이 되어 턴온됨에 의해 엔모스 트랜지스터(N1)의 게이트와 출력 단자(DQ)간의 전위차를 최소화시키게 된다.
이에 따라, 엔모스 트랜지스터(N1)의 턴온을 방지하여 바이어스 전위(VBB)의 레벨이 흔들리는 현상을 방지한다.
그러나, 이러한 종래의 기술은 트랜지스터(N1)(N2)는 데이터의 출력시에는 낮은 문턱 전압이 요구되고 데이터의 입력시 출력 단자(DQ)에 '-'전위가 인가되는 경우에는 높은 문턱 전압이 요구되지만 벌크 바이어스가 전위(VBB)로 고정되어 있어 문턱 전압을 조절할 수 없다.
또한, 트랜지스터(N3)는 데이타의 출력시에는 높은 문턱 전압이 요구되고 데이타의 입력시에는 낮은 문턱 전압이 요구된다.
따라서, 종래에는 출력 레벨의 특성과 입력 잡음의 특성을 고려하여 문턱 전압을 설정하여야 하는데, 공정등에 의해 문턱 전압이 적절히 설정되지 않는 경우 출력 동작의 속도가 저하됨은 물론 잡음에 의해 오동작 할 수 있는 문제점이 있다.
본 발명은 종래 기술의 단점을 개선하기 위하여 데이터의 입출력에 따라 트랜지스터의 문턱 전압을 조정함으로써 데이터의 출력 특성을 향상시킴은 물론 '-'레벨의 데이터 입력시 잡음을 차단하여 안정적인 동작을 수행할 수 있도록 창안한 데이터 출력 버퍼 회로를 제공함에 목적이 있다.
제1도는 종래 기술의 회로도.
제2도는 본 발명에 따른 회로도.
제3도는 데이터 출력시의 종래 기술과 본 발명을 비교한 파형도.
제4도는 데이터 입력시의 종래 기술과 본 발명을 비교한 파형도.
* 도면의 주요부분에 대한 부호의 설명
210 : 데이타 출력부 220 : 문턱전압 조정부
IN11∼IN13 : 인버터 N1∼N7 : 트랜지스터
본 발명의 실시예는 도2의 회로도에 도시한 바와 같이, 풀업, 풀다운 트랜지스터 (N1)(N2) 및 크램프 트랜지스터(N3)를 구비하여 입력 신호(V1)(V2)
에 의해 풀다운 및 풀업 동작을 하여 데이터(DQ)를 출력하는 데이터 출력부 (210)와, 리드 신호(RD)를 입력으로 데이터 출력시 상기 풀업, 풀다운 트랜지스터 (N1)(N2)의 문턱 전압을 낮춤과 아울러 상기 크램프 트랜지스터(N3)의 문턱 전압을 높이며 데이터 입력시 상기 풀업, 풀다운 트랜지스터(N1)(N2)의 문턱 전압은 높임과 아울러 상기 크램프 트랜지스터(N3)의 문턱 전압은 낮추는 문턱 전압 조정부(220)로 구성한다.
상기 데이터 출력부(210)는 입력 신호(V1)가 인가된 인버터(IN11)의 출력 신호를 드레인에 전압(Vcc)이 인가된 엔모스 트랜지스터(N1)의 게이트와 게이트가 접지된 엔모스 트랜지스터(N3)의 드레인에 인가하고 입력 신호(V2)의 인가된 인버터(IN12)의 출력 신호를 소스가 접지된 엔모스 트랜지스터(N2)의 게이트에 인가하며 상기 엔모스 트랜지스터(N1)(N3)의 소스와 상기 엔모스 트랜지스터(N2)의 드레인을 공통 접속하여 그 접속점에서 출력 신호(DQ)를 발생시키고 상기 엔모스 트랜지스터(N1∼N3)의 벌크를 문턱전압 조정부(220)에 접속하여 구성한다.
상기 문턱전압 조정부(220)는 드레인이 접지 전위(VSS)에 접속된 엔모스 트랜지스터(N4)의 게이트와 소스가 백바이어스 전위(VBB)에 접속된 엔모스 트랜지스터 (N7)의 게이트와 인버터(IN13)의 입력 단자에 리드 신호(RD)를 인가하고 드레인이 접지 전위(VSS)에 접속된 엔모스 트랜지스터(N6)의 게이트와 소스와 백바이어스 전위(VBB)에 접속된 엔모스 트랜지스터(N5)의 게이트에 상기 인버터(IN13)의 출력 신호를 인가하며 상기 엔모스 트랜지스터(N4)(N5)의 접속점을 데이터 출력부(210)의 엔모스 트랜지스터(N1)(N2)의 벌크에 접속하고 상기 엔모스 트랜지스터(N6)(N7)의 접속점을 상기 데이터 출력부(210)의 엔모스 트랜지스터(N3)의 벌크에 접속하여 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 메모리의 리드 동작으로 데이터의 출력시 리드 신호(RD)가 하이로 되어 문턱 전압 조정부(220)는 상기 하이인 리드 신호(RD)에 의해 엔모스 트랜지스터 (N4)(N7)가 턴온된다.
이에 따라, 데이터 출력부(210)는 엔모스 트랜지스터(N4)의 턴온에 의해 엔모스 트랜지스터(N1)(N2)의 벌크에 접지 전위(VSS)가 바이어스되고 엔모스 트랜지스터(N7)의 턴온에 의해 엔모스 트랜지스터(N3)의 벌크에 백바이어스 전압(VBB)이 인가되므로 상기 엔모스 트랜지스터(N1)(N2)의 문턱 전압은 낮아지고 엔모스 트랜지스터(N3)의 문턱 전압은 높아진다.
따라서, 데이터 출력시의 풀업 동작인 경우 입력 신호(V1)가 로우로서 인버터 (IN11)에서 하이 데이터를 출력하면 엔모스 트랜지스터(N1)의 게이트 전위가 하이로 되어 그 엔모스 트랜지스터(N1)의 게이트-소스의 전위차가 문턱 전압 이상이 되므로 상기 엔모스 트랜지스터(N1)는 턴온된다.
이 경우, 출력단자(DQ)에는 아래와 같은 전위가 전달된다.
VGS.N1〈Vcc+Vt인 경우 VDQ=VGS.N1-Vt
VGS.N1≥Vcc+Vt인 경우 VDQ=Vcc가 된다.
이때, 입력 신호(V2)는 하이로서 인버터(IN12)에서 로우 데이터를 출력하여 엔모스트랜지스터(N2)의 게이트 전위가 로우로 되므로 그 엔모스 트랜지스터(N2)의 게이트-소스간의 전위가 '0'이 되어 그 엔모스 트랜지스터(N2)는 턴오프 상태를 유지하게 된다.
그리고, 데이터의 출력시의 풀다운 동작인 경우 입력 신호(V2)가 로우로서 인버터(IN12)가 하이 데이터를 출력하면 엔모스 트랜지스터(N2)의 게이트 전위가 하이로되어 그 엔모스 트랜지스터(N2)의 게이트-소스간 전위차가 문턱 전압 이상이 되므로 그 엔모스 트랜지스터(N2)가 턴온된다.
이에 따라, 출력 단자(DQ)의 전위를 접지 전위(Vss)의 레벨로 낮추게 된다.
이때, 입력 신호(V1)는 하이로서 인버터(IN1)에서 로우 데이터를 출력하여 엔모스 트랜지스터(N1)의 게이트 전위가 로우로 되므로 그 엔모스 트랜지스터(N1)는 턴오프 상태가 된다.
또한, 데이터 입력시 즉, 출력단(DQ)에 '-'신호 인가시 리드 신호(RD)가 로우로 되어 문턱전압 조정부(220)는 인버터(IN13)에서 하이 신호가 출력되므로 엔모스 트랜지스터(N6)(N5)가 턴온된다.
이때, 데이터 출력부(210)는 엔모스 트랜지스터(N1)(N2)의 벌크에 백바이어스 전압(VBB)이 인가되고 엔모스 트랜지스터(N3)의 벌크에 접지 전위(VSS)가 바이어스되므로 상기 엔모스 트랜지스터(N1)(N2)의 문턱 전압은 높아지고 상기 엔모스 트랜지스터(N3)의 문턱 전압을 낮아지게 된다.
즉, 출력 단자(DQ)에 '-'전위가 인가될 때 엔모스 트랜지스터(N3)는 게이트-소스간 전위차가 문턱 전압 이상이 되어 턴온됨에 의해 엔모스 트랜지스터(N1)의 게이트와 출력 단자(DQ)간의 전위차를 최소화시키게 된다.
이에 따라, 엔모스 트랜지스터(N1)의 게이트와 출력 단자(DQ)간의 전위차가 문턱 전압 이하로 억제시킴에 의해 백바이어스 전압(VBB)에 의해 발생하는 잡음을 감소시키게 된다.
본 발명에서의 데이터 출력 및 입력시의 동작을 종래 기술과 비교하면 도3 및 도4의 파형도와 같다.
상기에서 상세히 설명한 바와 같이 본 발명은 데이터 출력시에 엔모스 트랜지스터(N1)(N2)의 문턱 전압을 낮추어 출력 동작의 속도를 높임은 물론 출력 하이 레벨 (VOH), 출력 로우 레벨(VOL)의 특성을 향상시키고 이때, 엔모스 트랜지스터(N3)의 문턱 전압을 높여 엔모스 트랜지스터(N1)의 게이트에서 출력 단자(DQ)로의 누설 전류를 차단한다.
또한, '-'레벨의 데이터 입력시 엔모스 트랜지스터(N1)(N2)의 문턱 전압을 높이고 엔모스 트랜지스터(N3)의 문턱 전압을 낮추므로 엔모스 트랜지스터(N1)의 게이트와 출력 단자(DQ)간의 전위차를 엔모스 트랜지스터(N1)의 문턱 전압 이하로 억제하여 백바이어스 전압(VBB)에 의해 발생하는 잡음을 감소시킨다.
따라서, 본 발명은 데이터의 출력 특성을 향상시킴은 물론 '-'레벨의 데이터 입력시의 잡음을 차단할 수 있어 시스템을 안정적으로 동작시킴으로써 시스템의 성능을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력 신호(V1)가 인가된 인버터(IN11)의 출력 신호를 풀업 트랜지스터(N1)의 게이트와 게이트가 접지된 크램프 트랜지스터(N3)의 드레인에 인가하고 입력 신호 (V2)가 인가된 인버터(IN12)의 출력 신호를 풀 다운 트랜지스터(N2)의 게이트에 인가하며 상기 트랜지스터(N1)(N3)의 소스와 상기 트랜지스터(N2)의 드레인을 공통 접속하여 그 접속점에서 출력 신호(DQ)를 발생시키도록 구성하여 입력 신호(V1)(V2)에 의해 풀다운 및 풀업 동작을 하여 데이터를 출력하는 데이터 출력 버퍼 회로에 있어서, 리드 신호(RD)를 입력으로 데이터 출력시 풀업, 풀다운 트랜지스터(N1)(N2)의 문턱 전압을 낮춤과 아울러 크램프 트랜지스터(N3)이 문턱 전압을 높이면 데이터 입력시 상기 풀업, 풀다운 트랜지스터(N1)(N2)의 문턱 전압은 높임과 아울러 크램프 트랜지스터(N3)의 문턱 전압은 낮추는 문턱 전압 조정부를 더 구비하여 구성한 것을 특징으로 하는 데이터 출력 버퍼 회로.
  2. 제1항 또는 제2항에 있어서, 문턱전압 조정부는 드레인이 접지 전위(VSS)에 접속된 엔모스 트랜지스터(N4)의 게이트와 소스가 백바이어스 전위(VBB)에 접속된 엔모스 트랜지스터(N7)의 게이트와 인버터(IN13)의 입력 단자에 리드 신호(RD)를 인가하고 드레인이 접지 전위(VSS)에 접속된 엔모스 트랜지스터(N6)의 게이트와 소스가 백바이어스 전위(VBB)에 접속된 엔모스 트랜지스터(N5)의 게이트에 상기 인버터 (IN13)이 출력 신호를 인가하며 상기 엔모스 트랜지스터(N4)(N5)의 접속점을 풀업 트랜지스터(N1)와 풀다운 트랜지스터(N2)의 벌크에 접속하고 상기 엔모스 트랜지스터(N6)(N7)의 접속점을 크램프 트랜지스터(N3)의 벌크에 접속하여 구성한 것을 특징으로 하는 데이터 출력 버퍼 회로.
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