KR0153067B1 - 단일 전원 차동 회로 - Google Patents

Abstract

단일 데이터 입력 전압 전원으로부터 기준 전압을 공급하는 회로가 제공된다. 이 회로는 차동회로에 개별 기준 전압을 제공하기 위해 소스 폴로워 회로와 연결된 지연회로를 사용한다. 데이터 입력 신호는 소스 폴로워 회로와 지연회로에 동시에 공급된다. 소스 폴로워 회로는 P 형 트랜지스터의 소스에 연결된 N 형 트랜지스터를 포함한다. 지연 회로는 신호가 소스 폴로워 회로를 통과하여 차동회로으로의 입력으로 준비되기까지 데이터 입력 신호를 지연시키거나 붙잡아 두기 위해 제공된다. 지연을 사용함으로써 데이터 입력 신호와 기준 신호(소스 폴로워 회로부터의 출력)는 차동회로에 동시에 입력된다. 소스 폴로워 회로 내의 트랜지스터의 게이트와 소스 사이에 걸리는 문턱 전압 강하는 기준 전압을 제공하는데 이 전압은 데이터 입력 전압을 따라간다. 이런 방식으로 소스 폴로워 회로에 의해 유도된 히스테리시스는 차동 회로 또는 그와 비슷한 것에 의해 사용될 수 있는 기준 전압을 제공하며 두 개의 개별적이고 서로 다른 전원을 공급해야 하는 필요를 없애 준다.

Description

단일 전원 자동 회로

제1도는 입력 전압과 기준 전압에 대해 각각 다른 전원를 공급하는 종래의 회로를 도시한 도면.

제2도는 입력 전압을 사용하여 유도된 히스테리시스(hysterisis)에 의해 기준전압을 발생하는 본 발명의 회로를 도시하는 도면.

제3도는 제2도 회로의 여러 위치에서 전압 파형을 도시한 그래프

* 도면의 주요부분에 대한 부호의 설명

100 : 자동회로 101 : 데이터 입력 라인

103 : 지연 회로 120 : 인버터 회로

122 : 출력라인

본 발명은 기준 전압을 발생시키기 위해 히스테리시스(hysterisis)를 유도하는 직접 회로에 관련된 것이다. 더 구체적으로, 입력신호는 드라이버 회로 또는 수신기 회로와 같은 회로에서 제1 전압을 제공하기 위해 사용되며, 제1 전압은 회로가 기준 전압으로 사용하는 제2 전압을 발생시키기 위해 조작된다.

여러 회로는 적합한 동작을 위하여 단일 입력이 아닌 많은 입력을 요구한다.

예를 들어 차동증폭기(differential amplifier)가 이런 회로로서 공지되어 있는데, 이 증폭기는 직접 회로 기술을 사용하는 컴퓨터 시스템 내의 드라이버(driver)또는 수신기 회로로 보통 사용된다.

자동증폭기는 그 자신의 예를 특성으로 인해서, 신호 사이의 차(difference)가 시간에 따라 변화하는 것을 요구하는 기본 회로이다. 이 차는 이후 그에 비례하는 출력신호가 제공될 수 있도록 해 주는 기준 전압을 제공하기 위해 사용된다.

전형적으로는, 제1 전압 입력이 차동증폭기 회로에 의해 수신되는데, 이 제1 전압 입력은 특정 전압의존재 또는 전압의 부재(不在)상태를 나타내는 입력 디지털 신호이다(전압 존재 상태는 논리 1을 의미하고, 전압 부재 상태는 논리 0을 의미한다. )전압 부재는 특정 기준 전압을 의미하고, 어떤 연결도 없을 때 또는 어떤 입력도 들어오지 않을 때 일어날 수 있는 부동(浮動)(floating)전압을 의미하지 않는다. 제2 전압 입력이 또한 기준 전압으로 요구된다. 종래의 회로는 독립적이고 구별되는 전원에 의해 제공된 개별 전압원을 사용한다.

보통의 상보적 금속 산화물 반도체(CMOS) 차동 회로는 전압이 Vdd/2 가 되는 점 주변에는 200 밀리볼트(milivolts)만큼의 아주 작은 히스테리시스 밴드폭을 갖는다. 여기에는 두가지 중요한 이유가 있다. 첫째, 기준 전압이 일정하고 (Vdd/2), 둘째, 입력 기준 전압의 어느 한쪽 상에 단지 수백밀리볼트의 전압이 가해지더라도 회로가 스위치된다는 점이다. 더욱이, 종래의 차동회로는 기준 전압으로 사용되는 다른 전위의 개별 회로 라인 또는 레일(rail)을 필요로한다. 고속 동작에서 예를 들어 100 MHZ 보다 커질 때, 노이즈(noise)(예를 들어, 크로스토크(crosstalk), 반사등등)가 증가한다. 몇몇 오프칩(off-chip) 네트워크에 대해서, 특히 다중 드롭(multidrop)네트워크에서, 200 밀리볼트의 비교적 작은 히스테리시스 밴드폭은 충분할 정도로 크지 않다. 차동 회로가 종결되지 않은 원단 전송 라인내의 수신기에서 사용될 때, 폴트(fault)스위칭이 전송 라인의 근단(近端)상의 수신기에서 일어날 수 있다. 더욱이, 다중 칩 모듈(MCM)의 고배선 밀도를 인해, 모듈의 풋프린트(footprint)를 최소화해야 하므로 또다른 전위를 갖는 또다른 라인 또는 레일을 MCM 내에서 제조하는 것은 어렵다.

제1도는 참조번호 1로 표시되는, 전형적인 종래의 차동증폭기를 도시한다.

제1전압 V1은 전원 공급기(3)의 제공하고 제2 전압 V2는 제2 전원 공급기(5)가 제공하는 것을 알 수 있다. 차동 전압(a differential voltage)이 그후 V01과 V02 사이에서 출력된다. 차동 증폭기의 실제 작동은 기술계에 알려져 있으므로 더 이상 설명하지 않는다. Electronic Circuits;Discrete and Intergrated 제2판, D.L.Schlling 과 C.Belove, McGraw-hill, 1979, pps. 304-324 참조

본 분야 기술에 익숙한 사람은 종래의 시스템에서 제공하는 개별적이고 서로 다른 전원 공급기를 쓸 필요가 없이, 단일 전원으로부터 입력 전압과 기준 전압을 제공할 수 있는 회로를 갖는다는 것이 왜 유익한지를 쉽게 알 것이다.

종래 기술과 달리, 본 발명은 단일 데이터 입력 전압원으로부터 기준 전압을 공급하는 회로를 제공한다.

본 발명은 차동 회로에 개별 기준 전압을 제공하기 위해 소스 플러워 회로(source followr circuit)와, 그것에 접속된 지연 회로를 이용한다. 데이터 입력 신호는 소스 폴로워 회로와 지연 회로에 동시 제공된다. 소스 폴로워 회로는 P형 트랜지스터의 소스에 그 소스가 연결된 N형 트랜지스터로 구성된다. 지연 회로는 신호가 소스 폴로워 회로를 통과하여 회로에 입력할 준비가 되기까지 데이터 입력 신호를 지연시킨다. 지연 회로를 사용함으로써, 데이터 입력 신호와 기준 신호(소스폴로워 회로부터의 출력)가 동시에 차동 회로로 입력된다. 소스 폴로워 회로내의 트랜지스터의 게이트와 소스 사이의 문턱전압(threshold voltage)강하는 기준전압을 제공하는데, 이 전압은 데이터 입력 전압을 따라간다. 이런 방식으로, 소스폴로워 회로에 의해 유도된 히스테리시스는 차동 회로 또는 그와 비슷한 것에 의해 사용될 수 있는 기준 전압을 제공하므로 두 개의 다른 전원 공급기를 사용할 필요가 없다.

차동 회로로 한 번 입력되면, 데이터 입력과 기준입력을 비교되고 차동 회로의 출력은 그후 반전되며, (입력과 기준 신호 사이의 차에 기초한)정보가 또다른 회로로 제공 및/또는 증폭될 수 있다.

따라서 앞에서 요약한 바처럼 본 발명의 목적, 특징과 이점들은 첨부된 도면과 함께 제시되는 다음의 설명과 청구범위를 살펴볼 때, 본 분야의 통상의 지식을 가진 사람들에게 명백하게 될 것이다.

앞에서 설명한 것처럼, 컴퓨터 시스템을 구성하는 집적 회로 내에서 차동 회로는 드라이버와 수신기로 널리 사용된다. 더 특정하게는, 차동 회로는 동일한 또는 그와 다른 컴퓨터 칩 상의 또다른 회로로부터 데이터 입력 전압으로서의 신호를 수신한다. 또한 차동회로는 동일 또는 그와 다른 칩상의 또다른 회로(수신기)에 신호를 출력시키는 드라이버 회로로 구실할 수 있다. 따라서, 특정 응용에 따라서 동일 차동 회로가 드라이버 또는 수신기로 사용될 수 있다. 따라서, 이런 유형의 회로가 갖는 중요성을 알 수 있다. 또한 본 분야의 기술에 익숙한 양쪽 입력에 대해 개별적이고 서로 다른 전원 공급을제공하게 될 때, 많은 영역을 차지하는 부가의 회로를 직접 회로 내에 제공해야 한다는 것을 알 것이다. 예를 들어, 하나 이상의 부가 라인 또는 레일이 차동 회로에 대해서 둘째 개별 전압을 제공하기 위해 요구될 것이다.

입력 신호에 대해 동일 방향으로 기준 전압을 변화시키는 것이 히스테리시스곡선의 밴드폭을 증가시키는 한 방법이다. 이런 유형의 기준 전압 변화을 위해, 비반전 저(低) 스윙(swing)버퍼가 사용된다. 이 버퍼는 제2도에서 트랜지스터 T6와 T7로 도시된다. 버퍼는 Vdd에 연결된 드레인을 갖는 NFET 디바이스(T6)와 접지에 접속된 드레인을 갖는 PFET(T7) 디바이스로 구성된다. T6가 논리 1을 잘 도통시키지 못하고 T7이 논리 0을 잘도통시키지 못하기 때문에 출력은 Vdd 또는 접지전위까지 절대 도달하지 못한다. 이 출력은 Vdd와 접지 사이에서 스윙한다. 이렇게 떨어진 전압 스윙은 상승 또는 하강 전이 과정에서 입력이 기준 전압(절대치)을 초과할 때 수신기 회로가 스위치하는 것을 보장해 준다.

히스테리시스 곡선은 전압 스윙 레벨을 변화시키므로 제어될 수 있다. 비반전 버퍼 디바이스 T6와 T7의 크기가 스윙을 결정한다. 전압 스윙 레벨의 변화는 다음에 스윙의 그래프 중심을 결정하여, 히스테리시스 곡선이 입력 신호 전압에 대해 왼쪽 또는 오른쪽으로 이동할 수 있도록 한다. 양호한 실시예는 비반전 버퍼(T6와 T7을 포함하는 회로)가 발생시키는 기준 전압을 출력이 상승 전이 동안 커지고, 하강 전이 동안 작아지도록 추가 시간을 허용하는 지연 회로를 포함한다. 이 경우, 입력전압은 더 큰 기준 전압에 대항하여 작용하고 히스테리시스 곡선은 넓어진다. 요약하면, 입력 신호가 상승 전이를 포함할 때 기준 전압은 초기에 지연 입력보다 크고 수신기의 출력은 낮은 레벨이다. 입력이 상승함에 따라, 비반전 버퍼 출력이 또한 상승한다. 지연 입력이 소정 레벨에 있는 버퍼 또는 기준 전압을 초과할 때 수신기는 저전압 상태에서 고전압 상태로 스위치한다. 회로가 스위치하도록 하는 소정 전압은 회로 내의 디바이스 크기에 따라 결정된다. 유사하게, 적절한 양의 히스테리시스가 발생하도록 보장하기 위해 하강 스위칭 문턱 전압은 상승 스위칭 문턱 전압보다 낮아야 한다.

본 발명을 제2도을 참조하여 더 자세히 설명한다. 도면에서 참조번호(100)은 일정 전류 회로를 제공하는 트랜지스터 T1,T2 그리고 T5로 이뤄진 차동 회로를 나타낸다. 트랜지스터 T3와 T4는 차동 회로(100)의 입력단을 형성한다. 각각의 트랜지스터 T3,T4 그리고 T5는 전압이 가해졌을 때 턴온(turn on)되는 N 채널 트랜지스터이다. T5의 경우, 전압이 게이트에 항상 제공되므로, T5는 항상 턴온되어 있고 트랜지스터 T3와 T4의 소스 연결부에 정전류원(constant current source)을 제공한다. 이 트랜지스터들은 입력 전압들이 차동 회로(100)에 의해 입력되는 곳에 위치한다. 데이터 입력 라인(101)은 전압의 존재 또는 부재 상태에 따라서 논리 1 또는 논리 0을 나타내는 전압 신호를 제공한다. 데이터 입력 신호는 지연 회로(103)와 N 채널 트랜지스터 T6와 P 채널 트랜지스터 T7으로 동시에 제공된다. 양호한 실시예에서 지연 회로(103)는 인버터 회로를 직렬로 짝수개 연결한 것이다. 따라서, 입력은 출력에 대해 동치값을 가지나, 데이터 신호가 지연회로(103)(지점 A)의 입력이 되는 시간과 신호가 지점 B 에 존재하는 시간 사이에 지연이 존재하고, 이후 T4로 입력된다. 이런 시간 지연은 데이터 입력 신호가 트랜지스터 T6와 T7으로 구성된 소스 폴로워 회로에 의해 기준 전압으로 전환되는데 필요한 시간과 동일하거나 더 크다. 트랜지스터 T6는 게이트에서 입력 신호를 수신하고, 디바이스 전압 Vdd 에 연결된 드레인을 갖는 N 채널 트랜지스터이다. 트랜지스터 T7은 드레인이 접지에 연결되고 데이터 입력이 게이트에서 수신되는 P 채널 디바이스이다. T6와 T7양쪽의 소스는 함께 접속되어 트랜지스터 T3의 게이트에 연결된다.

P 채널 로스(load)디바이스 T1과 T2는 T1이 다이오드 연결된 다비이스가 되는 전류 바이어스 구성을 형성한다. 미러(mirror) 노드 E는 전류원 디바이스 T5에게 바이어스를 제공한다. 지점 E에 나타나는 신호는 차동 회로(100)의 출력 이득을 향상시키기 위해 로드 디바이스 T2와 전류원 디바이스 T5 양쪽을 구동하는 신호이다. 트랜지스터 T1과 T2는 모두 P 채널 디바이스이며, N 채널 다비아스인 T5와 함께 접속되어 전류 미러 회로를 형성한다. T1과 T2는 자신의 게이트에 전압이 없을 때 턴온되며, 전압이 가해질 때 턴온된다. 제2도에 도시한 회로에서 트랜지스터 T1과 T2는 회로 라인(113)을 통해서 서로 연결된 자신들의 게이트를 갖는다.

더욱이, T1은 라인(111)에 의해 게이트와 소스가 서로 연결된다. 따라서, T1은 전류가 T5에서 라인(105)를 통해 단지 한방향으로만 흐르도록 해주는 다이오드로써 연결된다. 디바이스 전압 Vdd는 트랜지스터 T1과 T2의 소스에 연결된다. 이런 방식으로, 트랜지스터가 턴오프되었을 때 동일 임피던스가 Vdd에 제공되어, 동일 전류가 T5에서 T3와 T4를 통해 흐르고(이 트랜지스터가 턴온되었을 때 )또한 회로 라인 105와 107을 통해, 트랜지스터 T1과 T2의 소스와 드레인 사이에서 흐른다.

이런 방식으로 트랜지스터 T1과 T2, T5를 연결함으로써 정전류원이 생기게 되는데, 그 이유는 T5의 게이트가 라인(111)에 의해 라인 105에 연결되고 전압이 (아래에 논의한 바와 같이)그 게이트에 항상 존재하기 때문이다. T5가 N형 디바이스이기 때문에, 전압이 T5의 존재할 때 온(on)상태에 있게 되며 따라서 전류가 소스에서 T5의 드레인으로 흐르도록 허용해 준다.

본 발명의 작동을 제2도와 제3도를 참조하면서 설명한다. 데이터 신호는 지점 A에서 입력되는데, 이 신호는 디바이스 전압 Vdd와 동일한 진폭을 갖는 구형파(square wave)이다. 양호한 실시예에서, Vdd는 2.25 볼트이며, 5볼트와 같은 다른 크기의 전압도 본 발명에서 고려된다. 구형파 입력은 0에서 2.25볼트까지 변하는데, 0볼트(전압 부재 의미)는 논리 0을 표시하고 2.25볼트(전압 존재 의미)는 논리 1을 표시한다. 지점 A에서의 데이터 입력 신호는 제3도에서 데이터 인입이라고 표시되었다. 이 데이터 입력은 지연 회로(103)와, 회로라인(109)를 따라서 트랜지스터 T6와 T7으로 동시에 공급된다. 앞에서 지적한 대로 지연 회로(103)는 짝수 개수의 인버터로서, 입력 신호를 시간 지연시킨다. 지연 회로 출력파형이 제3도에 도시되었는데, 이 신호는 지연 회로(103)에서 발생하여 지점 B에 나타난다.

다음으로, 트랜지스터 T6와 T7의 작동이 설명된다. 라인(109)에 제공된 데이터 입력 신호가 양의 값을 가질 때 즉, 2.25볼트일 때, T6는 그 자신이 N 형 트랜지스터이기 때문에 턴온된다. 이는 문턱 전압(Vgs)이 게이트와 소스 사이에 가해지도록 만든다. 이 문턱전압 강하는 T6의 게이트와 소스 사이에 존재하여, 제2도의 지점 C에 가해지는 전압이 Vdd(이 예에서는 2.25 볼트)보다 작게 되도록 한다.

CMOS 회로가 Vdd/2 전압 레벨에서 스위치한다는 것를 주의해야 한다. 양호한 실시예에서 트랜지스터 T3와 T6와 T7은, T3가 약 +1.4 볼트(Vdd=2.25 볼트일 때)값을 갖는 문턴전압(Vgs)에 의해 턴온되도록 만든다. 이 T6의 상승 문턴전압 Vgs는 본 발명에 따라 차동 회로(100)에 대한 입력으로써 이용되는 기준 전압이 된다. 제3도는 제2도의 C에서의 기준 전압의 파형의 모양을 도시한다.

이 양의 전압 (T6의 Vge)은 또한 N형 트랜지스터인 T3의 게이트 상에 그후입력된다. 동시에, 양의 전압 Vdd는 T4의 게이트 상에 위치되는데, T4는 또한 NELQK이스이고 따라서 턴온된다. T4의 게이트 전입이 T3의 게이트 전압보다 크기 때문에, 전류가 T1과 T3를 포함하는 회로 레그(circuit leg)대신에 트랜지스터 T2와 T4로 구성된 회로 레그를 통해서 흐르게 된다. 따라서, 전기적으로 말하면 트랜지스터 T4가 온(on)되고 트랜지스터 T3는 오프(off)된다. 트랜지스터 T3는 전기적으로 지점 E에 연결되는데, 이 지점 E는 소정의 양의 전압을 받게 되고 이는 트랜지스터 T5를 턴온시킨다.

데이터 입력신호는 양의 전압이 된 이후에, 구형파의 하강 에지에 기인하여 영(zero)전압이 된다. 이때 신호는(이전에 논의한 것과 같이)지연 회로(103)로 제공되고 동시에 라인(109)를 통해 T7으로 전달되는데, T7은 P형 디바이스이기 때문에, 영 전압이 그 게이트에 가해질 때 턴온된다. 이는 하강 문턱전압(T7에 대한 Vgs)이 T7의 게이트와 소스 사이에서 걸리도록 만들어 준다. 이 트랜지스터는 약 0.6 볼트의 전위차가 존재하도록 만들어진다. 또한 N형 디바이스인 트랜지스터 T3는 약 0.6볼트가 그 게이트에 가해질 때 턴온되도록 만들어진다. 따라서 전류는 T5에서 T3를 거쳐 회로라인(105)를 지나서 지점 E까지 흐르도록 허용된다. 동시에 트랜지스터 T4는 N 형 디바이스이고 영 전압이 그 게이트에 가해졌기 때문에 턴오프되고, 트랜지스터 T3의 게이트 전압은 트랜지스터 T4의 게이트 전압보다 크다.

또한 제2도는 트랜지스터 T8과 T9를 포함하는 인버터 회로(120)를 포함한다.

전압이 지점 D에 가해졌을 때, T9은 턴온되고 N 채널은 전류를 도통시킨다. 그러나 소스가 접지되었기 때문에, 출력라인(122) 상에는 어떤 전압도 걸리지 않는다.

역으로 영 볼트의 전압이 지점 D에 가해질 때, T8은 턴온되고 P 채널은 전류를 도통시키며 출력라인(122)상에 (T8의 소스와 드레인 사이의 전압 강화만큼 줄어든)Vdd 전압이 걸리도록 한다. 드라이버 회로가 스위치된 것을 수신회로가 검출하도록 하기 위해 드라이버 회로내에 인버터가 사용된다.

소정의 양호한 실시예가 제시되고 설명되었지만, 수많은 변화와 변형이 청구범위의 영역을 벗어나지 않고 이뤄질수 있다는 것을 당업자는 인지해야 한다.

그러므로 본 발명의 실시예에 따라서 컴퓨터 시스템내에서 드라이버 또는 수신기로 이용되는 차동 회로 내에서 사용하는 기준 신호를 제공하기 위하여 단일 데이터 입력 신호가 이용되었다는 것을 알수 있다. Vdd일때는 T7가 스위치 온(switch on)되고, 영 볼트일 때는 T7이 스위치 온되므로써, 트랜지스터 T6와 T7은 히스테리스를 발생시킨다.

Claims (7)

1. ①높은 레벨과 낮은 레벨을 갖는 데이터 신호를 제1 입력 신호로서 입력받는 제1 회로를 구비하며, 상기 제1 입력 신호와 제2 입력 신호에 따른 신호를 출력하는 차동 회로와, ②상기 데이터 신호에 따른 기준 신호를 발생하여 상기 기준신호를 상기 차동회로의 상기 제2입력 신호로서 제공하는 제2 회로와, ③상기 데이터 신호를 상기 차동 회로와 분리된 상기 제2 회로에 제공하는 신호라인를 포함하며, 상기 제2 회로는 상기 데이터 신호의 상기 높은 레벨이 입력될 때 상기 데이터 신호의 높은 레벨보다 낮은 레벨의 신호를 상기 기준 신호의 높은 레벨의 신호로서 출력하는 N 채널 디바이스와, 상기 데이터 신호의 상기 낮은 레벨이 입력될 때 상기 데이터 신호의 낮은 레벨보다 높은 레벨의 신호를 상기 기준 신호의 낮은 레벨의 신호로서 출력하는 P 채널 디바이스를 구비하고, 상기 기준 신호의 전압은 상기 데이터 신호 및 접지 신호와 다르고, 하나의 전압원이 상기 데이터 신호와 상기 기준 신호와 상기 접지 전압 신호를 제공하는 회로.
2. 제1항에 있어서, 상기 제2회로는 히스테리시스를 유도함으로써 상기 기준 신호를 발생하는 회로.
3. 제6항에 있어서, 상기 데이터 신호와 상기 기준 신호가 상기 차동회로에 동시에 입력되도록 하는 지연 회로를 더 포함하는 회로.
4. 제8항에 있어서, 상기 지연 회로는 짝수 개수로 연결된 인버터 회로인 회로.
5. ①제1 입력 신호와 제2 입력 신호에 따른 신호를 출력하는 차동 회로를 제공하는 단계와, ②상기 차동 회로내에 구비된 제1 회로에 의해, 높은 레벨과 낮은 레벨을 갖는 데이터 신호를 상기 차동 회로의 상기 제1 입력 신호로서 입력받는 단계와, ③상기 데이터 신호를 상기 차동 신호와 분리된 제2 회로에 제공하는 단계와, ④상기 제2 회로에 의해 상기 데이터 신호에 따른 기준 신호를 발생하여, 상기 기준 신호를 상기 차동 회로의 상기 제2 입력 신호로서 제공하는 단계를 포함하며, 상기 제2 회로는 상기 데이터 신호의 상기 높은 레벨이 입력될 때 상기 데이터 신호의 높은 레벨보다 낮은 레벨의 신호를 상기 기준 신호의 높은 레벨의 신호로서 출력하는 N 채널 디바이스와, 상기 데이터 신호의 상기 낮은 레벨이 입력될 때 상기 데이터 신호의 낮은 레벨보다 높은 레벨의 신호를 상기 기준 신호의 낮은 레벨의 신호로서 출력하는 P 채널 디바이스를 구비하고, 상기 기준 신호의 전압은 상기 데이터 신호 및 접지 전압 신호와 다르고, 하나의 전압원이 상기 데이터 신호와 상기 기준 신호와 상기 접지 신호를 제공하는 기준 신호 발생 방법.
6. 제10항에 있어서, 상기 기준 신호 발생 단계는 히스테리시스를 유도하는 단계를 포함하는 기준 신호 발생 방법.
7. 제15항에 있어서, 상기 데이터 신호와 상기 기준 신호가 상기 차동 회로에 동시에 입력되도록 상기 데이터 신호의 입력을 지연시키는 단계를 더 포함하는 기준 신호 발생 방법.