JP2635778B2 - パルス回路 - Google Patents
パルス回路Info
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- JP2635778B2 JP2635778B2 JP1243312A JP24331289A JP2635778B2 JP 2635778 B2 JP2635778 B2 JP 2635778B2 JP 1243312 A JP1243312 A JP 1243312A JP 24331289 A JP24331289 A JP 24331289A JP 2635778 B2 JP2635778 B2 JP 2635778B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） パルス発生回路に関するものであり、TV等の通信機器
等の電子回路に使用されるものである。
等の電子回路に使用されるものである。
（従来の技術） 従来の技術例として、パルス遅延回路について第３図
にそのブロック図を示す。動作としては、入力端子INに
P1のパルスが入力されバッファアンプを通って抵抗R1と
コンデンサC1による時定数により、P1よりt1の時間だけ
を遅れた波形P2がａ点に発生する。この波形P2は次段の
COMP（コンパレータ）23へ入力されVthなる電圧でスラ
イスされたときの出力波形がP3として出力端子OUTによ
り出力される。
にそのブロック図を示す。動作としては、入力端子INに
P1のパルスが入力されバッファアンプを通って抵抗R1と
コンデンサC1による時定数により、P1よりt1の時間だけ
を遅れた波形P2がａ点に発生する。この波形P2は次段の
COMP（コンパレータ）23へ入力されVthなる電圧でスラ
イスされたときの出力波形がP3として出力端子OUTによ
り出力される。
このときの各波形の時間関係を第４図に示す。
（発明が解決しようとする課題） 前記の従来技術例において、パルスP1に対してt1だけ
遅れたパルスP3を発生させるためには、コンデンサC1、
抵抗R1にて遅延時間t1を決定し、それを設定すれば良
い。しかし、パルスP3のパルス幅を決めるには、さらに
基準電圧Vthを変化させてａ点の波形P2のスライスレベ
ルを設定しなければならなかった。この基準電圧Vthの
調整・設定は、パルス遅延時間t1を変更した場合などに
改めて調整しなければならず、手間がかかる問題となっ
ていた。
遅れたパルスP3を発生させるためには、コンデンサC1、
抵抗R1にて遅延時間t1を決定し、それを設定すれば良
い。しかし、パルスP3のパルス幅を決めるには、さらに
基準電圧Vthを変化させてａ点の波形P2のスライスレベ
ルを設定しなければならなかった。この基準電圧Vthの
調整・設定は、パルス遅延時間t1を変更した場合などに
改めて調整しなければならず、手間がかかる問題となっ
ていた。
この発明は、入力パルス信号と出力パルス信号とのパ
ルス幅の一定の関係の調整という作業を、回路動作によ
り自動的に行なうパルス回路を提供することを目的とす
る。
ルス幅の一定の関係の調整という作業を、回路動作によ
り自動的に行なうパルス回路を提供することを目的とす
る。
（課題を解決するための手段） 本発明のパルス発生回路を示すブロックダイヤグラム
を第１図に示す。
を第１図に示す。
入力端子INから入力したパルス信号はバッファー回路
１に入力され、ここで波形整形されたパルス信号は時定
数を持つ遅延回路２に入力され、設定された遅延時間の
分だけ遅延されて第１の比較器３に入力される。
１に入力され、ここで波形整形されたパルス信号は時定
数を持つ遅延回路２に入力され、設定された遅延時間の
分だけ遅延されて第１の比較器３に入力される。
一方この第１比較器３の出力は、第２のアンプ６で増
幅されて第２の比較器５に入力され、又、前記バッファ
ー回路１からのパルス信号は第１のアンプ４で増幅され
た後、第２比較器５に入力される。ここで比較されたパ
ルス信号の差分は、前記第１比較器３に入力され比較さ
れて、その差分を勘案されたパルス信号が出力端子OUT
より出力される。
幅されて第２の比較器５に入力され、又、前記バッファ
ー回路１からのパルス信号は第１のアンプ４で増幅され
た後、第２比較器５に入力される。ここで比較されたパ
ルス信号の差分は、前記第１比較器３に入力され比較さ
れて、その差分を勘案されたパルス信号が出力端子OUT
より出力される。
（作用） これらの構成により、入力パルス信号のパルス幅に比
例した電圧（又は、電流）と、この回路の出力パルス信
号のパルス幅に比例した電圧（又は電流）とを第２比較
器５で比較し、その差分が発生する。この発生した差分
の電圧（又は電流）遅延回路にて遅延されたパルスが第
１比較器３に入力されると、遅延回路２で遅延した後の
パルス信号のパルス幅が、入力パルス信号のパルス幅と
同じに設定されて、出力端子OUTより得られる。
例した電圧（又は、電流）と、この回路の出力パルス信
号のパルス幅に比例した電圧（又は電流）とを第２比較
器５で比較し、その差分が発生する。この発生した差分
の電圧（又は電流）遅延回路にて遅延されたパルスが第
１比較器３に入力されると、遅延回路２で遅延した後の
パルス信号のパルス幅が、入力パルス信号のパルス幅と
同じに設定されて、出力端子OUTより得られる。
従って、遅延回路２の遅延時間等の回路定数、又は入
力パルス信号のパルス幅等が変更されても、従来のよう
にそのつど回路定数を再設定することなく、自動的に入
力パルス信号と出力パルス信号のパルス幅を同一のも
の、又は回路定数で設定した関係、例えば１対２、１対
10等の比例関係とすることができる。
力パルス信号のパルス幅等が変更されても、従来のよう
にそのつど回路定数を再設定することなく、自動的に入
力パルス信号と出力パルス信号のパルス幅を同一のも
の、又は回路定数で設定した関係、例えば１対２、１対
10等の比例関係とすることができる。
（実施例） 第２図は、本発明の一実施例を示した回路図を示して
いる。第２図は、その構成が第１図のブロックダイヤグ
ラムと同じである。
いる。第２図は、その構成が第１図のブロックダイヤグ
ラムと同じである。
この図で、１はバッファーアンプの一回路例である。
これは、PNPトランジスタである第１トランジスタQP1と
NPNトランジスタQN1と抵抗R2、R3から構成されており、
入力パルス信号のインピーダンス変換を行う。
これは、PNPトランジスタである第１トランジスタQP1と
NPNトランジスタQN1と抵抗R2、R3から構成されており、
入力パルス信号のインピーダンス変換を行う。
２はディレイ回路の一回路例であり、抵抗R1、コンデ
ンサC1により構成されており、抵抗とコンデンサによる
時定数で遅延時間が決定される。
ンサC1により構成されており、抵抗とコンデンサによる
時定数で遅延時間が決定される。
又、３は第１の比較器コンパレータの一回路例であ
り、NPNトランジスタQN8、QN9と、PNPトランジスタQP
8、QP9と、抵抗R8、R9、R10と、第４電流源I4とから構
成されている。第２比較器５で発生した誤差電流がｂに
入力され、遅延されたパルス信号の波形が“a"に入力さ
れる。遅延されたパルス信号をｂの電圧によりスライス
している。これにより、入力パルス信号と出力パルス信
号とのパルス幅は同一となり、出力端子OUTより出力さ
れる。
り、NPNトランジスタQN8、QN9と、PNPトランジスタQP
8、QP9と、抵抗R8、R9、R10と、第４電流源I4とから構
成されている。第２比較器５で発生した誤差電流がｂに
入力され、遅延されたパルス信号の波形が“a"に入力さ
れる。遅延されたパルス信号をｂの電圧によりスライス
している。これにより、入力パルス信号と出力パルス信
号とのパルス幅は同一となり、出力端子OUTより出力さ
れる。
４は、第１アンプの一回路例である。この回路では、
NPNトランジスタQN2、QN3と、PNPトランジスタQP2、QP3
と、第１電流源I1と、抵抗R4、R5と、コンデンサC2と構
成されている。この回路により、入力パルス信号のパル
ス幅に比例した電流をQP3によりC2に充電し、“d"より
電圧として出力する。
NPNトランジスタQN2、QN3と、PNPトランジスタQP2、QP3
と、第１電流源I1と、抵抗R4、R5と、コンデンサC2と構
成されている。この回路により、入力パルス信号のパル
ス幅に比例した電流をQP3によりC2に充電し、“d"より
電圧として出力する。
又、５は第２比較器の一回路例である。この回路はNP
NトランジスタQN4、QN5と、PNPトランジスタQP4、QP5
と、第２電流源I2とで構成されている。この第２比較器
５により、第１アンプ及び第２アンプにより出力された
電圧を比較し、その差分を電流に変換して“b"点に電圧
出力する。この第２比較器により、入力パルス信号のパ
ルス幅と出力パルス信号のパルス幅が比較され、その差
分が電圧であらわされる。
NトランジスタQN4、QN5と、PNPトランジスタQP4、QP5
と、第２電流源I2とで構成されている。この第２比較器
５により、第１アンプ及び第２アンプにより出力された
電圧を比較し、その差分を電流に変換して“b"点に電圧
出力する。この第２比較器により、入力パルス信号のパ
ルス幅と出力パルス信号のパルス幅が比較され、その差
分が電圧であらわされる。
６は第２アンプの一回路例である。この回路例はPNP
トランジスタQP6、QP7と、NPNトランジスタQN6、QN7
と、抵抗R6、R7と、コンデンサC3と、第３電流源I3とで
構成されている。第２アンプにより、出力パルスのパル
ス幅に比例した電流をPNPトランジスタQP6によりコンデ
ンサC3に充電し、“e"より電圧として出力している。
トランジスタQP6、QP7と、NPNトランジスタQN6、QN7
と、抵抗R6、R7と、コンデンサC3と、第３電流源I3とで
構成されている。第２アンプにより、出力パルスのパル
ス幅に比例した電流をPNPトランジスタQP6によりコンデ
ンサC3に充電し、“e"より電圧として出力している。
なお、本発明は以上の一実施例に限るものではなく、
様々に変更しての実施が可能である。
様々に変更しての実施が可能である。
例えば、この発明の回路構成で設定される入力パルス
信号と出力パルス信号とのパルス幅の関係は、その幅が
同一の場合、または正数倍の関係等、必要に応じて設定
が可能である。
信号と出力パルス信号とのパルス幅の関係は、その幅が
同一の場合、または正数倍の関係等、必要に応じて設定
が可能である。
従来のパルス遅延回路では任意に設定した遅延時間に
対して、遅延後のパルス信号のパルス幅をその都度設定
していたが、本発明の回路構成を用いることにより最初
に回路定数を設定しておけば、任意の遅延時間、又は任
意の入力パルス信号等に対しても、入力パルス信号のパ
ルス幅と出力パルス信号のパルス幅との一定の比例関係
を自動的に実現できる。このため、改めてパルス信号の
パルス幅を調整する作業工程、又はそのための外部部品
の削減や省力化が実現できる。
対して、遅延後のパルス信号のパルス幅をその都度設定
していたが、本発明の回路構成を用いることにより最初
に回路定数を設定しておけば、任意の遅延時間、又は任
意の入力パルス信号等に対しても、入力パルス信号のパ
ルス幅と出力パルス信号のパルス幅との一定の比例関係
を自動的に実現できる。このため、改めてパルス信号の
パルス幅を調整する作業工程、又はそのための外部部品
の削減や省力化が実現できる。
第１図は本発明の実施例を示すパルス回路のブロック
図、第２図は本発明の実施例を示すパルス回路の回路
図、第３図は従来のパルス回路を示す回路図、第４図は
本発明のパルス遅延回路の動作を説明するタイミングチ
ャートを示す。 １……バッファー回路、２……遅延回路、３……第１比
較器、４……第１増幅器、５……第２比較器、６……第
２増幅器、21……バッファー回路、23……比較器、P1…
…入力パルス信号、P2……遅延されたパルス信号、P3…
…出力パルス信号
図、第２図は本発明の実施例を示すパルス回路の回路
図、第３図は従来のパルス回路を示す回路図、第４図は
本発明のパルス遅延回路の動作を説明するタイミングチ
ャートを示す。 １……バッファー回路、２……遅延回路、３……第１比
較器、４……第１増幅器、５……第２比較器、６……第
２増幅器、21……バッファー回路、23……比較器、P1…
…入力パルス信号、P2……遅延されたパルス信号、P3…
…出力パルス信号
Claims (1)
- 【請求項１】所定幅の入力パルス信号を受け、所定時間
だけ遅延された前記所定幅と同一幅の遅延パルス信号を
出力するパルス信号遅延回路であって、 前記入力パルス信号を受けてこれを所定時間だけ遅延さ
せた遅延信号を出力する遅延手段；と、 前記入力パルス信号のパルス幅に応じた電圧（又は電
流）と出力パルス信号のパルス幅に応じた電圧（又は電
流）とを比較し、その差分を示す差分信号を出力する第
１比較手段；と、 前記遅延手段からの前記遅延信号と前記第１比較手段か
らの前記差分信号とを比較し、この比較におけるしきい
値を前記差分信号により制御することで、前記入力パル
ス信号の所定幅と同一のパルス幅を有する前記所定時間
だけ遅延された出力パルス信号を出力する第２比較手
段；と、 を具備するパルス信号遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243312A JP2635778B2 (ja) | 1989-09-21 | 1989-09-21 | パルス回路 |
| US07/584,979 US5182480A (en) | 1989-09-21 | 1990-09-19 | Pulse delay circuit having two comparators |
| DE69026011T DE69026011T2 (de) | 1989-09-21 | 1990-09-21 | Impulsverzögerungsschaltung mit zwei Komparatoren |
| KR1019900014986A KR940006928B1 (ko) | 1989-09-21 | 1990-09-21 | 펄스회로 |
| EP90118177A EP0418908B1 (en) | 1989-09-21 | 1990-09-21 | Pulse delay circuit having two comparators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243312A JP2635778B2 (ja) | 1989-09-21 | 1989-09-21 | パルス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03107212A JPH03107212A (ja) | 1991-05-07 |
| JP2635778B2 true JP2635778B2 (ja) | 1997-07-30 |
Family
ID=17101962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243312A Expired - Fee Related JP2635778B2 (ja) | 1989-09-21 | 1989-09-21 | パルス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5182480A (ja) |
| EP (1) | EP0418908B1 (ja) |
| JP (1) | JP2635778B2 (ja) |
| KR (1) | KR940006928B1 (ja) |
| DE (1) | DE69026011T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW431067B (en) * | 1994-06-22 | 2001-04-21 | Ibm | Single source differential circuit |
| TW293208B (ja) * | 1995-04-17 | 1996-12-11 | Matsushita Electric Ind Co Ltd | |
| JP3678570B2 (ja) * | 1998-01-17 | 2005-08-03 | 日本電気株式会社 | 半導体集積回路 |
| JP2004327797A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及び半導体集積回路装置を用いたシステム |
| JP2011014963A (ja) * | 2009-06-30 | 2011-01-20 | Renesas Electronics Corp | 半導体装置、半導体装置のノイズ除去方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102218A (ja) * | 1974-01-09 | 1975-08-13 | ||
| US4339727A (en) * | 1978-03-07 | 1982-07-13 | Nippon Electric Co., Ltd. | Waveform converting circuit |
| JPS55109968A (en) * | 1979-02-16 | 1980-08-23 | Nissan Motor Co Ltd | Frequency decision circuit |
| JPS57204629A (en) * | 1981-06-12 | 1982-12-15 | Nec Corp | Control circuit of pulse width |
| JPS59128821A (ja) * | 1983-01-12 | 1984-07-25 | Fujitsu Ltd | デユ−テイ補正回路 |
| US4975657A (en) * | 1989-11-02 | 1990-12-04 | Motorola Inc. | Speech detector for automatic level control systems |
-
1989
- 1989-09-21 JP JP1243312A patent/JP2635778B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-19 US US07/584,979 patent/US5182480A/en not_active Expired - Lifetime
- 1990-09-21 EP EP90118177A patent/EP0418908B1/en not_active Expired - Lifetime
- 1990-09-21 KR KR1019900014986A patent/KR940006928B1/ko not_active IP Right Cessation
- 1990-09-21 DE DE69026011T patent/DE69026011T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0418908B1 (en) | 1996-03-20 |
| DE69026011T2 (de) | 1996-09-12 |
| DE69026011D1 (de) | 1996-04-25 |
| EP0418908A1 (en) | 1991-03-27 |
| KR910007261A (ko) | 1991-04-30 |
| US5182480A (en) | 1993-01-26 |
| KR940006928B1 (ko) | 1994-07-29 |
| JPH03107212A (ja) | 1991-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |