JP3045071B2

JP3045071B2 - 差動信号生成回路

Info

Publication number: JP3045071B2
Application number: JP8137151A
Authority: JP
Inventors: 富男滝口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 2000-05-22
Anticipated expiration: 2016-05-30
Also published as: US5986463A; EP0810732A3; KR970078002A; EP0810732B1; JPH09321596A; EP0810732A2; DE69735659D1; DE69735659T2; KR100242221B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速ＣＭＯＳ差動ス
イッチのゲート駆動回路となる差動信号生成回路に関
し、特にＣＭＯＳ差動スイッチを多数使用した電流出力
型Ｄ／Ａ変換器における差動スイッチの電流切換え時に
発生する電流スパイクを低減しその消費電力を少なくし
た差動信号生成回路に関する。

【０００２】

【従来の技術】従来、ＣＭＯＳ回路により高速な差動ス
イッチを駆動するための差動信号生成回路として、図８
（ａ）に示す回路がある。この回路は、データの同期を
とるためのＤ型フリップフロップ（以下ＤＦＦという）
１７と、ＰｃｈＭＯＳトランジスタＭＰ３，ＭＰ４，Ｍ
Ｐ５で構成される差動スイッチ１８との間に、差動信号
生成回路１６として設けられている。この差動信号生成
回路１６は、正相入力ＩＮを入力して正相、逆相の相反
する信号ＯＴＰ，ＯＴＮを生成している。

【０００３】この差動信号生成回路１６としては、図９
（ａ）に示すように、ＣＭＯＳインバータ２２〜２４，
４２，４３を多段接続した回路が用いられている。この
回路は、正相出力ＯＴＰ側ではインバータ２２，２４，
３２，４３とその段数を偶数個、逆相出力ＯＴＮ側では
インバータ２２，２３，４２とその段数を奇数個となる
ようにして所定出力信号を得ていた。なお、インバータ
の大きさは、インバータ２２〜２４を１とした時、イン
バータ３２が２倍、イバータ４２，４２が３倍とし、ト
ランジグタＭＰ３はチャネル幅Ｗ／チャネル長Ｌを２５
０μｍ／３μｍとし、トランジグタＭＰ４，５はチャネ
ル幅Ｗを６０μｍとしている。

【０００４】また、さらに高速動作の差動スイッチとす
るためには、図８（ｂ）に示されるように、データ出力
として正相データ出力Ｑの他に逆相出力ＱＮを出力させ
たＤＦＦ１７Ａを用いる場合もある。この逆相出力ＱＮ
を用いる場合の差動信号生成回路１６Ａは、正相入力Ｉ
Ｎから正相出力ＯＴＰの間、逆相入力ＩＮＮから逆相出
力ＯＴＮの間に、それぞれ等価なディジタル信号伝達回
路を用いて構成することが出来る。例えば、図９（ｂ）
に示すように、正相出力ＯＴＰは、正相入力ＩＮを入力
するインバータ２２と、差動スイッチ１８のトランジス
タＭＰ４のゲートを駆動するインバータ４２とを直列接
続して得、逆相出力ＯＴＮは、インバータ２３，４３を
直列接続して得ている。

【０００５】なお、ＤＦＦ１７の回路は、図１０（ａ）
に示すように、ＰｃｈＭＯＳトランジスタＭＰ３１〜３
４，ＮｃｈＭＯＳトランジスタＭＮ３１〜３４，インバ
ータ５１，５２，５５，５６から構成され、通常用いら
れるＣＭＯＳ型Ｄフリップフロップである。デーダ入力
Ｄに入力するデータ信号レベルに対し、正相クロックＣ
Ｋがロウレベルからハイレベルに変化する時に（また逆
相クロックＣＫＮには正相クロックＣＫと逆レベルのク
ロックが入力される）、データＤの信号レベルを瞬時に
取り込み、その信号レベルを正相データＱとして出力さ
せている。ここで、インバータの大きさはインバータ２
２を１として、インバータ５１〜５３が１．５倍、イン
バータ５５〜５７が０．７５倍とし、トランジスタはそ
のチャネル幅をそれぞれ４μｍとしている。

【０００６】また、図８（ｂ）のＤＦＦ１７Ａにおいて
も、正相データ出力Ｑと逆相データ出力ＱＮについて、
素子数の増加を少なくして等価な出力信号を実現できる
ようにしている。このＤＦＦ１７Ａの回路は、図１０
（ｂ）に示すように、インバータ５１の出力に、インバ
ータ３６，５３，５７と、Ｐｃｈ，ＮｃｈＭＯＳトラン
ジスタＭＰ３５，３６，ＭＮ３５，３６とからなるラッ
チ部を付加している。

【０００７】さらに、差動スイッチ１８については、定
電流源となるＰｃｈＭＯＳトランジスタＭＰ３と、電流
切換え用ＰｃｈＭＯＳトランジスタＭＰ４，５とで構成
される。このトランジスタＭＰ４，５は差動信号生成回
路１６の正相出力ＯＴＰ、逆相出力ＯＴＮに接続され、
その信号レベルでロウレベル側の信号が入力されている
トランジスタＭＰ４またはＭＰ５に電流を流すようにし
ている。

【０００８】この差動スイッチ１８に供給される差動信
号生成回路１６の正相出力ＯＴＰ、逆相出力ＯＴＮの信
号の立上り、立下り時間を調整し、電流出力端子ＩＯ，
ＩＯＮに電流スバイクの発生を少なくするために、図９
（ｃ）に示す回路も用いられている。この回路は、１９
９５年Ｃustom Ｉntegrated Ｃircuits Ｃonference
（ＣＩＣＣ）のダイジェストペーバ１０．５．１の論文
“Ａ 350-MS／S 3.3―Ｖ８―bit ＣＭＯＳＤ／Ａ
Ｃonverter Ｕsing a Ｄelayed ＤrivingＳcheme
”（以下文献１という）に説明されている。

【０００９】この図９（ｃ）の回路は、構成する素子が
図９（ｂ）と同様のものであるが、信号出力回路のＰｃ
ｈ，ＮｃｈＭＯＳトランジスタＭＰ２１，２２，ＭＮ２
１，２２のゲート電極は、それぞれ異った信号で駆動さ
れるようにしている。すなわち、トランジスタＭＰ２
１，２２のゲート電極は、図９（ａ）と同様にインバー
タ２２，２３の出力に接続され、トランジスタＭＮ２
１，２２のゲート電極は、これらトランジスタＭＮ２
１，２２の出力と逆相となる各入力ＩＮＮ，ＩＮにそれ
ぞれ接続されている。このような接続によりＰｃｈトラ
ンジスタＭＰ２１，２２はＮｃｈトランジスタＭＮ２
１，２２の信号に対しインバータ１段分の信号遅れがあ
ることになる。

【００１０】

【発明が解決しようとする課題】上述した従来の差動信
号生成回路の回路を、適宜各トランジスタの大きさを設
定し、その回路動作を過渡解析検証した結果により説明
する。各トランジスタの大きさとしては、そのチャネル
幅Ｗを示し、そのチャネル長Ｌは製造可能な最小寸法と
している。またインバータの大きさは、インバータ２１
〜２５を１とした時、インバータ３１〜３４を２倍、イ
ンバータ４１〜４４を３倍、インバータ５１〜５３を
１．５倍、インバータ５４〜５６を０．７５倍としてい
る。

【００１１】図８（ａ）の差動スイッチ１８を数百ＭＨ
ｚの高速周波数て切換える場合、そのトランジスタＭＰ
４，５の動作が瞬間的ではあるが両方に非導通の状態が
生ずることがあり、そのため電流出力端子ＩＯ，ＩＯＮ
に電流スパイクが生ずる。この電流スパイクはトランジ
スタＭＰ４，５のいずれか一方の電流経賂が別の電流経
賂に切換わる時、電流出力端子ＩＯ，ＩＯＮに生ずる電
流が定常電流になるまでのセトリング時間を長くする欠
点があり、高速に差動スイッチングする動作を妨げてい
る。

【００１２】この差動スイッチ１８において、ＭＯＳト
ランジスタＭＰ４，５が同時にオンとなるとトランジス
タＭＰ３のドレイン電圧が上昇し、このドレインに接続
した部分に電荷が蓄積される。この状態でトランジスタ
ＭＰ４，５のいずれかがオンすると、この蓄積電荷が急
激に放電されて、その出力端ＩＯ，ＩＯＮにスパイクを
発生する。従って、その電流値が定常状態に安定する迄
のセトリング時間がかかり、差動スイッチの電流切り換
えの高速動作が妨げられるという問題がある。

【００１３】まず、図９（ａ）の差動信号生成回路１６
に示すインバータの大きさとしては通常スレショールド
電圧が電源電圧３．３Ｖの１／２となるよう各トランジ
スタを設定している。このインバータと図１０（ａ）と
を図８（ａ）のように組合わせて、図１１（ａ），
（ｂ）に示すクロックおよびデータを入力した時の過渡
解析検証の結果は、図１２（ａ）の正相出力ＯＴＰの
Ｈ、逆相出力ＯＴＮのＪにそれぞれ示される。この図に
よると、時刻約３０ｎＳにおける電圧波形の交点Ｐが
２．８Ｖ位になっている。つまり、図８（ａ）のトラン
ジスタＭＰ４，５のゲート電位は両方が電源電圧３．３
Ｖに近い値となるため、両トランジスタが非導通状態に
近い状態になっており、そのため電流出力端子ＩＯには
図１４（ａ）に示す電流スパイクＬを生じている。

【００１４】その原因は、図９（ａ）のインバータ段数
の違いにより、正相出力ＯＴＰ側がインバータ２４だけ
多く、その分遅延が多くなり、図のように電圧交点Ｐが
電源電圧に近い側に生じやすくなるからである。この差
動スイッチの各ゲート電圧の高いということは、電圧波
形の立上りが速く、その立下りが遅いということを意味
している。すなわち、両方のトランジスタがＰｃｈであ
ることにより、立上りが速ければ速くオフし、立下りが
遅ければ遅れてオンとなる。つまり、両方のトランジス
タが同時にオフしやすくなり、この逆の場合には両方の
トランジスタが同時にオンしている時間が長くなる。

【００１５】この点を改善するだめ、ＰｃｈＭＯＳトラ
ンジスタのチャネル幅ＷをＮｃｈＭＯＳトランジスタの
チャネル幅Ｗと同じ１４μｍとした場合も、図１２
（ｂ）に示すように、時刻３０ｎＳにおける正相、逆相
の電圧交点Ｌは１．５Ｖ程度しか下らず、図１４（ｂ）
に示すように、電流スパイクＬを生じてしまう。

【００１６】さらにこの電流スパイクＬを少なくするよ
うに、図１０（ｂ）のように正相側と逆相側の２出力を
得るＤＦＦ１７と、図９（ｂ）のような差動信号生成回
路１６とを用いて、正相側と逆相側の信号経路を等価的
に構成した図８（ｂ）の駆動回路とすることもできる。
これら図のうち図９（ｂ）のインバータ３１，３２は立
上り時間を遅くし、立下り時間を速くするため、Ｐｃ
ｈ，ＮｃｈＭＯＳトランジスタの各チャネル幅Ｗを１４
μｍとしている。また、これは基準サイズのインバータ
の３倍となるＭＯＳトランジスタのゲート面積の総和と
同じになるようにしている。また他の図のトランジスタ
のサイズＷ，Ｌは前述の符号と同じものは同じとしてい
る。

【００１７】この回路による過渡解析検証のシミュレー
ション結果は、図１３（ａ）に示される。すなわち、時
間の約２５ｎｓ，３０ｎｓで正相出力ＯＴＰ、逆相出力
ＯＴＮが交差する波形交点Ｐ，Ｒは同様に改善すること
が出来たが、図１５（ａ）のように電流出力端子ＩＯの
電流スパイクＬは図１４（ｂ）と同様に大きな値が出て
いる。

【００１８】この電流スパイクを改善する手段として、
図９（ｂ）の代りに図９（ｃ）を用いた場合で、回路中
のＰｃｈ，ＮｃｈＭＯＳトランジスタＭＰ２１，２２，
ＭＮ２１，２２のチャンネル幅Ｗを１４μｍとした回路
の過渡解析検証のシミュレーション結果を、図１３
（ｂ）に示す。この場合、正相出力ＯＴＰ、逆相出力Ｏ
ＴＮが約２５ｎｓ，３０ｎｓで交差する波形交点Ｐ，Ｒ
は同様に０．５Ｖ程度に下ることができ、また電流出力
端子ＩＯの電流スパイクＬも図１５（ｂ）のように小さ
くできる。

【００１９】しかしこの回路では、図９（ｃ）における
ＰｃｈＭＯＳトランジスタＭＰ２１，２２がＮｃｈＭＯ
ＳトランジスタＭＮ２１，２２よりもインバータ２２，
２３分だけ信号が遅れるため、ゲート入力信号が反転す
る時、Ｐｃｈ，ＮｃｈＭＯＳトランジスタＭＰ２１，２
２，ＭＮ２１，２２両方が導通状態になる場合を生ず
る。そのため貫通電流が非常に大きくなるという問題が
あり、また図１０（ｂ）なＤＦＦも素子数が増加するた
め、前述の回路（図９（ａ），図１０（ａ）を用いた図
８（ａ）の回路）と比較して欠点が多い。

【００２０】これらの回路の過渡解析検証のシミュレー
ション結果は、図１６（ａ），（ｂ）に示される。すな
わち、図９（ａ），図１０（ａ）を用いた図８の回路で
は、図１６（ａ）のように、その消費電流の変化が、ピ
ーク電流３．９５ｍＡ，平均電流２３８μＡであり、図
９（ｃ），図１０（ｂ）を用いた図８の回路では、図１
６（ｂ）のように、その消費電流の変化が、ピーク電流
６．１１ｍＡ，平均電流３５４μＡとなっている。

【００２１】従って、本発明の目的は、一対の差動トラ
ンジスタが同時にオフとならないように駆動して、差動
回路の高速駆動をできるようにした差動信号生成回路を
提供することにある。

【００２２】

【００２３】

【課題を解決するための手段】本発明の差動信号発生回
路の構成は、制御信号に応じて一対の差動トランジスタ
からなるスイッチ回路の電流経路を切り換える一対の差
動信号を出力する差動信号発生回路において、前記制御
信号を反転して一方の差動信号として出力する反転回路
と、前記制御信号を入力して第１、第２の疑似反転を行
いかつ前記制御信号を反転した反転制御信号を入力して
前記第２の疑似反転を行って反転しない他方の差動信号
を出力する疑似インバータとを備え、前記第１の疑似反
転を行う第１の疑似インバータが、共通接続したゲート
を入力とし共通接続したドレインを出力とした第１のＰ
型およびＮ型ＭＯＳトランジスタからなり、前記第２の
疑似反転を行う第２の疑似インバータが、共通接続した
ドレインを出力端とした第２のＰ型およびＮ型ＭＯＳト
ランジスタからなり、前記各Ｐ型ＭＯＳトランジスタの
ソースを電源端子に接続し、前記第２のＮ型ＭＯＳトラ
ンジスタのソースを接地し、前記第１の疑似反転の出力
に前記第２のＰ型ＭＯＳトランジスタのゲートを入力と
して接続し、前記第１のＮ型ＭＯＳトランジスタのソー
スを前記第２のＰ型およびＮ型ＭＯＳトランジスタのド
レインに接続したことを特徴とする。

【００２４】さらに、本発明の第１，２の疑似インバー
タは、前記第２のＰ型トランジスタのソースを電源端子
に接続し、前記各Ｎ型ＭＯＳトランジスタのソースを接
地し、前記第１のＰ型ＭＯＳトランジスタのソースを前
記第２のＰ型およびＮ型ＭＯＳトランジスタのドレイン
に接続した回路からなることができ、また疑似インバー
タとして、制御信号を入力して第１、第２の疑似反転を
行いかつ前記制御信号を反転した反転制御信号を入力し
て前記第２の疑似反転を行って反転しない一方の差動信
号を出力する第１，２の疑似インバータと、前記制御信
号を反転した反転制御信号を入力して第３、第４の疑似
反転を行いかつ前記制御信号を入力して前記第４の疑似
反転を行って反転した他方の差動信号を出力する第３，
４の疑似インバータとを有するこができる。

【００２５】

【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１は本発明の一実施の形態のブロック図
であり、Ｐ型半導体基板上に構成したものとする。この
回路も図８に示される回路に適用される。すなわち、デ
ータ入力ＤＡＴＡを有するＤＦＦ１７と、このＤＦＦ１
７の出力に接続する差動信号生成回路１６と、この回路
１６の出力に接続される差動スイッチ１８とからなる回
路である。

【００２６】この差動信号生成回路１６は、ＤＦＦ１７
の正相データ出力Ｑを正相入力ＩＮとし、これに対応し
て正相と信号と逆相の信号を正相出力ＯＴＰ，逆相出力
ＯＴＮとして瞬時に出力している。この差動信号生成回
路１６は、図１において、反転回路群１５と、第１の疑
似インバータ１３と、第２の疑似インバータ１４とから
構成される。

【００２７】反転回路群１５は、３つのインバータ２
１，３１，４１を三段直列接続して構成され、インバー
タ２１の入力は正相入力ＩＮとなり、インバータ４１の
出力を逆相出力ＯＴＮとしている。また、第１の疑似イ
ンバータ１３は、Ｐｃｈ，ＮｃｈＭＯＳトランジスタＭ
Ｐ１，ＭＮ１で構成され、それぞれのソース電極は電源
端子ＶＤＤ，第２の疑似インバータ１４の出力に接続さ
れ、ゲート電極は共通接続され、第１の疑似インバータ
１３の入力としてインバータ３１の出力に接続さドレイ
ン電極も共通接続され、第１の疑似インバータ１３の出
力として第２の疑似インバータ１４の入力に接続されて
いる。

【００２８】第２の疑似インバータ１４は、ゲート電極
を第１の疑似インバータ１３の出力に、ソース電極を電
源端子ＶＤＤに接続するＰｃｈＭＯＳトランジスタＭＰ
２と、ゲート電極をインバータ２１の出力に、ソース電
極を接地端子ＧＮＤに接続したＮｃｈＭＯＳトランジス
タＭＮ２とで構成される。これらトランジスタＭＰ２，
ＭＮ２の残りのドレイン電極は共通接続され、この差動
信号生成回路１６の逆相出力ＯＴＮに接続されている。

【００２９】この差動信号生成回路１６の動作として、
正相入力ＩＮから逆相出力ＯＴＮまでの信号経路の動作
ほ通常のインバータ２１，３１，４１の三段結合である
ため、正相入力ＩＮの信号レベルと逆の信号レベルが逆
相出力ＯＴＮに出力される。一方、正相入力ＩＮから正
相出力ＯＴＰまでな信号経路については、正相入力ＩＮ
にロウレベルが入力された場合、この状態からハイレベ
ルに信号が変化した場合、さらにハイレベルからロウレ
ベルに変化した場合の三状態に分けて説明する。

【００３０】まず、正相入力ＩＮにロウレベルが入力さ
れた場合、インバータ２１の出力はハイレベルとなるた
め、このインバータ２１の出力をゲート電極に入力した
第２の疑似インバータ１４のトランジスタＭＮ２は導通
となる。第１の疑似インバータ１３は、入力をインバー
タ３１の出力としているためロウレベルが入力され、ト
ランジスタＭＰ１が導通、トランジスタＭＮ１が非導通
となる。このため第１の疑似インバータ１３の出力に
は、電源端子ＶＤＤの電位に近いハイレベルの信号が出
力される。この出力には、第２の疑似インバータ１４の
トランジスタＭＰ２のゲート電極に入力されるため、こ
のトランジスタＭＰ２は非導通となる。従って、トラン
ジスタＭＮ２が導通、トランジスタＭＰ２が非導通とな
るので、正相出力ＯＴＰには接地端子の電位に近いロウ
レベル信号が出力される。

【００３１】次に、この状態から正相入力ＩＮの信号レ
ベルがハイレベルに信号が変化した場合、インバータ２
１の出力はロウレベルに変化するため、この信号を入力
とする第２の疑似インバータ１４のトランジスタＭＮ２
は逆に非導通となる。第１の疑似インバータ１３も逆に
トランジスタＭＰ１が非導通、トランジスタＭＮ１が導
通となる。この時第２の疑似インバータ１４のトランジ
スタＭＰ２はそのゲート電極とドレイン電極がおおよそ
短絡された状態となる。

【００３２】ところで、第１の疑似インバータ１３の出
力であるトランジスタＭＰ１，ＭＮ１のドレイン電極電
位の変化は、ドレイン電極に付随する寄生容量とトラン
ジスタＭＮ１のソース電極の接続点の寄生容量の大小で
決まるが、通常差動信号生成回路１６の信号出力段に相
当する後者の寄生容量の方が大きい。従って、トランジ
スタＭＰ１，ＭＮ１のドレイン電極接続点の電位が、ト
ランジスタＭＮ１のソース電極接続点側の電位に引かれ
ることになる。このトランジスタＭＮ１のソーツ電極の
接続点電位はそれまでロウレベルであったので、トラン
ジスタＭＮ１のドレイン電極の接続点電位もロウレベル
側に下っている。この接続点は第２の疑似インバータ１
４のトランジスタＭＰ２のゲート電極にも接続されてい
るため、このトランジスタＭＰ２は非導通から導通とな
る。これにより正相出力ＯＴＰの信号レベルは、トラン
ジスタＭＰ２，ＭＮ２がそれぞれ導通、非導通となって
ハイレベル側に変化する。しかし、前述のようにトラン
ジスタＭＰ２はこの時ゲートとドレイン電極が短絡に近
い状態となるため、そのデート電極電位もハイレベル側
に上昇する。

【００３３】これはトランジスタＭＰ２を常に出力抵抗
の高い飽和領域で動作させ、かつ正相出力ＯＴＰの電位
が上昇するほど出力抵抗を高くしてスルーレートを下げ
る負帰還効果がある。この理由は、ゲート・ドレイン電
極間の短絡が起った場合、トランジスタＭＰ２のソース
・ドレイン電極間の抵抗ｒｄｓ(MP2) が次式で示される
ことにより明らかである。

【００３４】ｒｄｓ[MP2] ＝１／｛Ｋｐ（Ｗ／Ｌ）（Ｖ
DD−Ｖ[OTP] −Ｖｔｈ[MP2] ）｝但し、ＫｐはトランジスタＭＰ２のシリコン酸化膜の単
位面積容量と正孔の移動度で決まるトランスコンダクタ
ンス、Ｗ／ＬはトランジスタＭＰ２のチャネル幅、タネ
ル長の比、ＶDDは電源端子電位、Ｖ[OTP] は正相出力Ｏ
ＴＰの電位、Ｖｔｈ[MP2] はトランジスタＭＰ２ののし
きい値の絶対値とする。この式によれば、正相出力ＯＴ
Ｐの電位Ｖ[OTP] がＶDD−Ｖｔｈ[MP2] となった時、ｒ
ｄｓ[MP2] が無限大となり、正相出力ＯＴＰの電位はＶ
DD−Ｖｔｈ[MP2] 以上の電位には上昇しない。つまり電
源端子の電位ＶDDにはならないことが分かる。

【００３５】しかし、これは第１の疑似インバータ１３
のトランジスタＭＮ１がいつまでも非導通とならないこ
とを条件としているが、本実施形態では、このトランジ
スタＭＮ１のソース電極電位がＶ[OTP] と同じである。
このＶ[OTP] はハイレベル側に変化するので、トランジ
スタＭＮ１のゲートソース間電圧Ｖｇｓ[MN1] を減少さ
せ、さらにこの電圧Ｖｇｓ[MN1] がトランジスタＭＮ１
のしきい値Ｖｔｈ[MN1] 以下となる状態も考えられ、そ
の場合にはトランジスタＭＮ１が非導通となってしま
う。このトランジスタＭＮ１が非導通となる電位Ｖ[OT
P] の条件は、ＶDD[MN1] 以上となる場合である。

【００３６】つまり、ＶDD−Ｖｔｈ[MN1] がＶDD−Ｖｔ
ｈ[MP2] より小さく、Ｖｔｈ[MN1]がＶｔｈ[MP2] より
大きければ、トランジスタＭＮ１がトランジスタＭＰ２
に比べて先に非導通となり、トランジスタＭＰ２のゲー
ト電極電位の上昇はこの電位で止まってしまう。これは
トランジスタＭＰ２のゲート・ソース間電圧がＶｔｈ[M
P2] 以下とならないことを示し、トランジスタＭＰ２は
常に導通となる。これが常に導通であれば、そのドレイ
ン電流が極小となった時、トランジスタＭＰ２が非飽和
領域動作となり、そのドレイン・ソース間電圧はゼロに
近くなる。これは正相出力ＯＴＰのハイレベル信号が電
源端子の電位にまで上昇することを示している。

【００３７】通常のＣＭＯＳデジタル回路では、Ｐｃ
ｈ，ＮｃｈＭＯＳトランジスタのしきい値はＶｔｈ[MN
1] がＶｔｈ[MP2] より小さくなることが多い。それは
バックゲートとソース電極電位が同一であることが前提
となっている。しかし、本実施形態では、トランジスタ
ＭＮ１のバックゲートがＰ型基板の電位である接地電位
と等しく、一方ソース電極の方は正相出力ＯＴＰの電位
に等しくなっている。しかも、正相出力ＯＴＰはこの状
態では電源電位に近い値をとる。これはソース電位とバ
ックゲート電位の差によるしきい値の上昇が大きいこと
を示し、Ｖｔｈ[MN1] がＶｔｈ[MP2] より大きくなる。
これを要約すると、正相入力ＩＮにハイレベル信号が入
力された時、正相出力ＯＴＰにはハイレベル信号として
ＶDDに近い値が出力すれる場合と、正相出力ＯＴＰのハ
イレベル信号がＶDD−Ｖ[OTP] となる場合の２通りがあ
り、これはトランジスタＭＰ２，ＭＮ１のしきい値の大
小で決定され、通常は前者のハイレベル信号が出力され
ることが多い。

【００３８】次に、正相入力ＩＮの入力信号がハイレベ
ルからロウレベルに変化する場合の正相出力ＯＴＰの信
号変化を説明する。トランジスタＭＰ２のゲート・ソー
ス間電位はその直前の状態として、トランジスタＭＰ
２，ＭＮ１のしきい値Ｖｔｈ[MP2] ，Ｖｔｈ[MN1] に近
い状態となっている。この状態から正相入力ＩＮがロウ
レベルに変化することにより、トランジスタＭＰ１が導
通、トランジスタＭＮ１が非導通どなり、トランジスタ
ＭＰ２のゲート電極電位は電源電位ＶDDに近い電位に変
化し、、トランジスタＭＰ２は非導通となる。

【００３９】一方トランジスタＭＮ２のゲート電極の入
力は、正相入力ＩＮの直後のインバータ２１の出力とな
っているので、正相入力ＩＮがハイレベルからロウレベ
ルに変化すると、トランジスタＭＮ１はインバータ２１
の信号反転を受けて、す早く非導通から導通へと変わ
る。この変化は、逆相出力ＯＴＮの信号遅延が３段のイ
ンバータ２１，３１，４１であるに対し、正相出力ＯＴ
Ｐがインバータ２１とトランジスタＭＮ２の２段である
ので、こと正相出力ＯＴＰ側の信号変化が早いと考えら
れる。

【００４０】以上のことから、トランジスタＭＰ２が非
導通、トランジスタＭＮ１が導通となり、正相出力ＯＴ
Ｐもハイレベルからロウレベルに変化する。ここで注目
すべきことは、トランジスタＭＰ２は正相入力ＩＮが変
化して非導通になる前に、そのゲート・ソース電圧がし
きい値に近い値となっていることであり、これは電源側
からドレイン電極側に供給する能力が既に可成り小さい
ことを示している。つまり正相出力ＯＴＰがハイレベル
からロウレベルに変化している瞬間、瞬間的にトランジ
スタＭＰ２，ＭＮ１が両方とも導通になっても、通常の
インバータ２１，３１，４１にあるような貫通電流が非
常に小さくなる。これは正相出力ＯＴＰの信号立下り時
間を非常に速くし、かつ貫通電流を小さくできたことに
よる差動信号生成回路１６の消費電流の平均値やピーク
値を小さくできると考えられる。

【００４１】このように差動信号生成回路１６は、正相
入力ＩＮに対して正相出力ＯＴＰと逆相出力ＯＴＮとを
出力するが、その出力は正相出力ＯＴＰが逆相出力ＯＴ
Ｎに対して、その立上り時間が遅く、立下り時間が早い
といえる。そのため２つの出力の信号変化時の電位レベ
ルが等しくなる電圧交点は低電位側に生ずることなる。

【００４２】この実施形態の回路を、図８（ａ）のよう
に接続して過渡解析検証を行った結果を説明する。各ト
ランジスタのサイズは従来例と同等のものとし、電源電
圧ＶDDは３．３Ｖ，接地電位を０Ｖとし、Ｐｃｈ，Ｎｃ
ｈＭＯＳトランジスタＭＰ１，ＭＮ１のサイズは、１倍
のインバータのトランジスタサイズと同じとし、第２の
疑似インバータ１４も同様に３倍のインバータ４１と同
じとする（ＭＰ２のチャネル幅２０μｍ，ＭＮ２のチャ
ネル幅８μｍ）。またクロックとデータ入力は図１１
（ａ），（ｂ）と同様とする。

【００４３】本実施形態において、第１の疑似インバー
タ１３のトランジスタＭＮ１がバックゲート効果が生じ
ないように、そのバックゲートをソース電極に接続して
過渡解析検証を行った。図４（ａ），（ｂ）はこの場合
の差動信号生成回路１６の正相出力ＯＴＰと逆相出力Ｏ
ＴＮの出力波形を示す。この解析結果から得られるトラ
ンジスタＭＰ２，ＭＮ１のしきい値はそれぞれ０．６５
Ｖ，０．６Ｖとなり、Ｖｔｈ[MP2] がＶｔｈ[MN1] より
大きいことが分る。この場合、逆相出力の波形Ｊは通常
のインバータ４２の出力であるため、電源電圧３．３Ｖ
と接地電位０Ｖとの間のフルスイングとなっている。。

【００４４】これに対し正相出力波形Ｈはハイレベルが
３．３−０．６５＝２．６５Ｖ前後までしか上昇しない
ことが分る。さらに各電圧波形交点Ｐ，Ｒもそれぞれ
０．４，０．６Ｖの低い電位で交差している。そのため
そのため従来例のように、差動スイッチ１８のトランジ
スタＭＰ４，ＭＰ５が同時に非導通となる欠点が改善さ
れている。さらにトランジスタＭＰ４，ＭＰ５のゲート
への差動入力は信号振幅が小さいため、電流出力端子Ｉ
Ｏ，ＩＯＮに漏れるゲート電位変動による輻射ノイズを
小さく抑えられる。これはＶｔｈ[MP2] がＶｔｈ[MN1]
より大きいことが条件であるため、しきい値Ｖｔｈに注
意が必要である。

【００４５】実際に用いる回路では、トランジスタＭＮ
１のバックゲートによるしきい値上昇があるため、Ｖｔ
ｈ[MP2] がＶｔｈ[MN1] より小さいことが多い。これ
は、トランジスタＭＮ１のバックゲートを接地電位に接
続して実現できる。この場合の過渡解析検証結果は、図
４（ｂ）にトランジスタＭＰ２のゲート電位変化を示
し、このデータからトランジスタＭＰ２，ＭＮ１のしき
い値はそれぞれ０．６５Ｖ，１．０Ｖとなった。この場
合のゲート電極電位は、正相入力ＩＮがロウレベルの時
に電源電位３．３Ｖ，ハイレベルの時にトランジスタＭ
Ｎ１が非導通となるＶDD−Ｖｔｈ[MN1] ＝３．３−１．
０＝２．３Ｖと考れられ、図４（ｂ）でも一致している
ことが分かる。

【００４６】さらに図５（ａ）に差動信号生成回路１６
の正相出力波形Ｈとその逆相出力波形Ｊを示す。この図
から正相出力波形Ｈは電源電位と接地電位との間をフル
スイングしており、その電圧波形交点Ｐ，Ｒもそれぞれ
０．４Ｖ，０．６Ｖ前後であることが分かる。また電流
出力端子ＩＯの電流スパイク波形Ｌも図６（ａ）に示す
ように、従来の電流スパイク波形（図１２（ａ），
（ｂ））より半分以下となっている。

【００４７】さらに図７（ａ）にはＤＦＦ１７と差動信
号生成回路１６とを含む消費電流を示す。これを、図１
６（ａ）の消費電流が最小の従来例と比較すると、ピー
ク電流は従来例が３．９６ｍＡに対し本実施形態が３．
５４ｍＡ、平均電流は従来例が２３８μＡに対し本実施
形態が２０７μＡと改善されている。また，図１６
（ｂ）のスパイク電流が小さい従来例の消費電流波形と
比較すると、ピーク電流、平均電流とも本実施形態の方
が６０％程度改善されている。

【００４８】図２は本発明の第２の実施形態の回路図で
ある。この回路は、図１とは逆に正相出力ＯＴＰの立上
り時間を遅く、立上り時間を速くしたもので、Ｎ型半導
体基板上に差動信号生成回路１６を設けたものである。

【００４９】この回路は、インバータ２１の出力に第２
の疑似インバータ１４のトランジスタＭＰ２のゲート電
極を接続し、第１の疑似インバータ１３の出力に第２の
疑似インバータ１４のトランジスタＭＮ２のゲート電極
を接続し、第１の疑似インバータ１３のトランジスタＭ
Ｐ１３，ＭＮ２のソース電極をそれぞれ正相出力ＯＴ
Ｐ、接地端子に接続している。これ以外の疑似インバー
タ１３の入力、インバータ２１，３１，４１の接続は第
１の実施形態と同じである。

【００５０】図３は本発明の第３の実施形態の回路図で
あり、差動信号生成回路１６として図１の第１、第２の
疑似インバータ１３、１４を２組づつ使用して、図１で
は正相出力ＯＴＰのみ立上り時間を遅くしたが、逆相出
力ＯＴＮの側にも適用した場合である。この回路によ
り、図１のインバータ４１で流れていた大きな貫通電流
をなくすことができ、さらに全体のピーク電流も小さく
することができる。この回路は、正相入力ＩＮを入力と
する反転回路群１５と、第１〜第４の疑似インバータ１
３Ａ，Ｂ，１４Ａ，Ｂの５ブロックから構成される。

【００５１】反転回路群１５は、インバータ３２，３
３，２２を直列接続している。インバータ３２は、正相
入力ＩＮを入力とし出力を疑似インバータ１４Ａのトラ
ンジスタＭＮ２１のゲート電極に接続し、インバータ３
３は、出力を疑似インバータ１３Ａの入力と疑似インバ
ータ１４ＢのトランジスタＭＮ２２のゲート電極に接続
し、インバータ２２は、出力を疑似インバータ１３Ｂの
の入力に接続している。第１，第３の疑似インバータ１
３Ａ，Ｂの回路は、第１の疑似インバータ１３と同様
で、第２，第４の疑似インバータ１４Ａ，Ｂの回路は、
第２の疑似インバータ１４と同様である。

【００５２】また、第１の疑似インバータ１３Ａの出力
は第２の疑似インバータ１４Ａの入力に接続し、この疑
似インバータ１４Ａの出力を正相出力ＯＴＰとしてい
る。同様に、第３の疑似インバータ１３Ｂの出力は第４
の疑似インバータ１４Ｂの入力に接続し、この疑似イン
バータ１４Ｂの出力を逆相出力ＯＴＮとしている。この
回路動作も第１の実施形態の動作説明から同様に説明す
ることができる。

【００５３】次に、この回路の過渡解析検証を行った結
果を説明する。この場合、インバータ３２，３３，２２
の大きさはそれぞれ最小インバータの２倍、２倍、１倍
とし、第１〜第４の疑似インバータ１３Ａ，Ｂ，１４
Ａ，Ｂは疑似インバータ１３，１４と同じサイズとし、
これ以外の素子で同じ符号ものもは同じサイズとする。

【００５４】この過渡解析による差動信号生成回路１６
の正相出力波形Ｈとその逆相出力波形Ｊを図５（ｂ）
に、また電流出力端子ＩＯの電流スパイク波形Ｌを図６
（ｂ）に、その消費電流波形を図７（ｂ）にそれぞれ示
す。図５（ｂ）のように、電圧波形交点Ｐが第１の実施
形態の場合より低下し、０．１Ｖ程度となり、また図６
（ｂ）のように、電流スパイク波形Ｌは最小となった。
また消費電流波形は図７（ｂ）のように、平均電流は第
１の実施形態より素子数が多くなったので若干大きく２
２４μＡとなったが、ピーク電流は２．７９ｍＡと最小
となり、このピーク電流が改善されたことが分かる。

【００５５】なお、これら過渡解析検証の結果では、
４．５ｎＳで電流切換え動作が実現できるので、ＣＭＯ
Ｓ構成による最高動作周波数として２２０ＭＨｚが達成
可能である。また、この発明の差動信号生成回路を電流
出力型のＤ／Ａ変換器に用いた場合、デジタル回路部の
消費電流を、従来例と比較して最大４０％程度減少させ
ることができる。

【００５６】また、これら実施形態は、差動増幅回路や
差動スイッチ回路の他に、正相・逆相の出力が必要なク
ロックドライバなどに適用することもできる。

【００５７】

【発明の効果】以上説明したように本発明の差動信号生
成回路は、素子数の少ない構成ができると共に、平均消
費電流も最も少なくすることができ、さらに電流出力端
子からの電流スパイクも少なくできるため、高速の電流
切換え動作を実現することができる。

【００５８】さらに、ＮｃｈＭＯＳトランジスタのしき
い値をＰｃｈＭＯＳトランジスタのしきい値より小さく
した場合、差動スイッチの入力信号の信号振幅を電源電
圧よりＰｃｈＭＯＳトランジスタのしきい値分小さくで
き、差動スイッチのＰｃｈＭＯＳトランジスタのゲート
・ドレイン間オーバラップ容量を介して電流出力端子に
漏れるノイズを小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の差動信号生成回路の第１の実施の形態
を説明する回路図である。

【図２】本発明の第２の実施の形態を説明する回路図で
ある。

【図３】本発明の第３の実施の形態を説明する回路図で
ある。

【図４】図１の回路でトランジスタＭＰ２のしきい値が
トランジスタＭＮ１のしきい値より大きい場合および小
さい場合の出力波形図である。

【図５】図１および図２の回路でトランジスタＭＰ２の
しきい値がトランジスタＭＮ１のしきい値より小さい場
合の出力波形図である。

【図６】図５（ａ），（ｂ）において差動スイッチ１８
を動作させた場合の出力端の電流波形図である。

【図７】図５（ａ），（ｂ）において差動スイッチ１８
を動作させた場合のブロック１６，１７で消費する電流
波形図である。

【図８】従来の差動スイッチ１８を駆動する回路のブロ
ック図である。

【図９】従来の差動スイッチ１８を駆動する差動信号生
成回路１６の三例を示す回路図である。

【図１０】従来のＤＦＦ１７の二例を示す回路図であ
る。

【図１１】これら回路に入力されるクロック（ＣＫ，Ｃ
ＫＮ）および入力データ（ＤＡＴＡ）の入力波形図であ
る。

【図１２】図９の差動信号生成回路１６の動作をインバ
ータの条件を変えて動作させた時の出力波形図である。

【図１３】図９（ａ），（ｂ）の差動信号生成回路１６
の動作を説明する出力波形図である。

【図１４】図１２（ａ），（ｂ）の場合で差動スイッチ
１８を動作させた場合の出力端の電流波形図である。

【図１５】図１３（ａ），（ｂ）の場合で差動スイッチ
１８を動作させた場合の出力端の電流波形図である。

【図１６】図１３（ａ），（ｂ）の場合で差動スイッチ
１８を動作させた場合のブロック１６，１７で消費する
電流波形図である。

【符号の説明】

１３，１３Ａ，Ｂ，１４，１４Ａ，Ｂ疑似インバー
タ１５反転回路群１６差動信号生成回路１７Ａ，ＢＤＦＦ（フリップフロップ）１８差動スイッチ２１〜２５，３１〜３６，４１〜４３，５１〜５７
インバータＭＮ１〜３６ＮチャネルＭＯＳトランジスタＭＰ１〜３６ＰチャネルＭＯＳトランジスタＣＫ，ＣＬＫ正相、逆相クロック入力Ｄ，ＤＡＴＡデータ入力Ｅ，Ｆ正相、逆相クロック波形Ｇデータ入力波形Ｈ，Ｊ正相、逆相出力波形ＩＮ，ＩＮＮ正相、逆相入力ＩＯ，ＩＯＮ電流出力端子Ｋゲート電位波形Ｌ電流スパイク波形Ｎ出力電流波形ＯＰ，ＯＮ正相、逆相データ出力ＯＴＰ，ＯＴＮ正相、逆相データ出力Ｐ，Ｒ電圧波形交点

Claims

(57)【特許請求の範囲】

【請求項１】制御信号に応じて一対の差動トランジス
タからなるスイッチ回路の電流経路を切り換える一対の
差動信号を出力する差動信号発生回路において、前記制
御信号を反転して一方の差動信号として出力する反転回
路と、前記制御信号を入力して第１、第２の疑似反転を
行いかつ前記制御信号を反転した反転制御信号を入力し
て前記第２の疑似反転を行って反転しない他方の差動信
号を出力する疑似インバータとを備え、前記第１の疑似
反転を行う第１の疑似インバータが、共通接続したゲー
トを入力とし共通接続したドレインを出力とした第１の
Ｐ型およびＮ型ＭＯＳトランジスタからなり、前記第２
の疑似反転を行う第２の疑似インバータが、共通接続し
たドレインを出力端とした第２のＰ型およびＮ型ＭＯＳ
トランジスタからなり、前記各Ｐ型ＭＯＳトランジスタ
のソースを電源端子に接続し、前記第２のＮ型ＭＯＳト
ランジスタのソースを接地し、前記第１の疑似反転の出
力に前記第２のＰ型ＭＯＳトランジスタのゲートを入力
として接続し、前記第１のＮ型ＭＯＳトランジスタのソ
ースを前記第２のＰ型およびＮ型ＭＯＳトランジスタの
ドレインに接続したことを特徴とする差動信号生成回
路。
【請求項２】疑似インバータが、請求項２記載の接続
に代えて、第１の疑似インバータが、共通接続したゲー
トを入力とし共通接続したドレインを出力とした第１の
Ｐ型およびＮ型ＭＯＳトランジスタからなり、第２の疑
似インバータが、共通接続したドレインを出力端とした
第２のＰ型およびＮ型ＭＯＳトランジスタからなり、前
記第２のＰ型ＭＯＳトランジスタのソースを電源端子に
接続し、前記各Ｎ型ＭＯＳトランジスタのソースを接地
し、前記第１のＰ型ＭＯＳトランジスタのソースを前記
第２のＰ型およびＮ型ＭＯＳトランジスタのドレインに
接続した請求項１記載の差動信号生成回路。
【請求項３】制御信号を反転して出力する反転回路
と、前記制御信号を入力して第１、第２の疑似反転を行
いかつ前記制御信号を反転した反転制御信号を入力して
前記第２の疑似反転を行って反転しない一方の差動信号
を出力する第１，第２の疑似インバータと、前記制御信
号を反転した反転制御信号を入力して第３、第４の疑似
反転を行いかつ前記制御信号を入力して前記第４の疑似
反転を行って反転した他方の差動信号を出力する第３，
４の疑似インバータとを疑似インバータとして有する請
求項１記載の差動信号生成回路。
【請求項４】制御信号を順次反転して出力する第１、
第２、第３の反転回路と、この第１の反転回路の出力を
第２の疑似反転の入力とし、前記第２の反転回路の出力
を第１の疑似反転の入力とした疑似インバータとからな
り、前記第３の反転回路の出力を一方の差動信号とする
請求項１または２記載の差動信号生成回路。
【請求項５】制御信号を順次反転して出力する第１、
第２、第３の反転回路を有し、第１，第２の疑似インバ
ータが、前記第１の反転回路の出力を第２の疑似反転の
入力とし、前記第２の反転回路の出力を第１の疑似反転
の入力とし、第３，４の疑似インバータが、前記第２の
反転回路の出力を第４の疑似反転の入力とし、前記第３
の反転回路の出力を第３の疑似反転の入力とした請求項
３記載の差動信号生成回路。