JPS5910616B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPS5910616B2 JPS5910616B2 JP53018321A JP1832178A JPS5910616B2 JP S5910616 B2 JPS5910616 B2 JP S5910616B2 JP 53018321 A JP53018321 A JP 53018321A JP 1832178 A JP1832178 A JP 1832178A JP S5910616 B2 JPS5910616 B2 JP S5910616B2
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- JP
- Japan
- Prior art keywords
- level
- field effect
- input
- node
- effect transistor
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によって構成された論理回路に関し
、特に、絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴと呼ぶ）を用いた論理回路に関するものである。
、特に、絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴと呼ぶ）を用いた論理回路に関するものである。
ＭＯＳＦＥＴ（電界効果トランジスタ、以下ＭＯＳＴと
呼ぶ）は駆動回路にも用いられているが、このような駆
動回路には、ＭＯＳＴのゲートに駆動回路の出力をコン
デンサを介して正帰還し−駆動能力を向上させる形式の
回路がある。
呼ぶ）は駆動回路にも用いられているが、このような駆
動回路には、ＭＯＳＴのゲートに駆動回路の出力をコン
デンサを介して正帰還し−駆動能力を向上させる形式の
回路がある。
しかしながら、このコンデンサ正帰還駆動回路をＭＯＳ
Ｔを用いた高速、高レベル駆動回路（ここで高レベル駆
動回路とは論理レベルが高電源電圧レベルのものをさす
）に適用した場合、このコンデンサを予め充電しておく
必要があるため、高レベルのタイミング発生用駆動回路
はレベル遷移を行なう時刻まで大きな電力を消費してい
ることが多い。
Ｔを用いた高速、高レベル駆動回路（ここで高レベル駆
動回路とは論理レベルが高電源電圧レベルのものをさす
）に適用した場合、このコンデンサを予め充電しておく
必要があるため、高レベルのタイミング発生用駆動回路
はレベル遷移を行なう時刻まで大きな電力を消費してい
ることが多い。
他方、駆動容量の大きいタイミング発生用駆動回路を論
理レベルの遷移する時間のみ動作させることにより、消
費電力を大幅に減少させる方式が提案されている。
理レベルの遷移する時間のみ動作させることにより、消
費電力を大幅に減少させる方式が提案されている。
この方式では正帰還用コンデンサに電位差を与えている
時間だけ、電力を消費しテイルタめ、消費電力を減少さ
せるには極めて有効な方式ではある。
時間だけ、電力を消費しテイルタめ、消費電力を減少さ
せるには極めて有効な方式ではある。
しかしながら、この方式では入力信号における低レベル
電位への遷移時間が大きいと、正帰還コンデンサは七分
充電されなくなり、従って１高速動作には不向きな面を
持っている。
電位への遷移時間が大きいと、正帰還コンデンサは七分
充電されなくなり、従って１高速動作には不向きな面を
持っている。
かかる欠点を解決するために出願人は本願の原出願であ
る特願昭４８−２２２２９で、第１と第２のインバータ
ーを有し、第１のインバーターは入力端がゲートに接続
されている第ｌのＩＧＦＥＴとその負荷として動作しか
つそのゲート・ソース間に容量が存する第２のＩＧＦＥ
Ｔとを含んでおり、入力信号は第２のインバーターを介
して第ｌ／のインバーターの入力端に加えられるととも
に第３のＩＧＦＥＴのソース・ドレインを介して第１の
インバーターの第２のＩＧＦＥＴのゲートに加えられて
いる駆動回路を提案した。
る特願昭４８−２２２２９で、第１と第２のインバータ
ーを有し、第１のインバーターは入力端がゲートに接続
されている第ｌのＩＧＦＥＴとその負荷として動作しか
つそのゲート・ソース間に容量が存する第２のＩＧＦＥ
Ｔとを含んでおり、入力信号は第２のインバーターを介
して第ｌ／のインバーターの入力端に加えられるととも
に第３のＩＧＦＥＴのソース・ドレインを介して第１の
インバーターの第２のＩＧＦＥＴのゲートに加えられて
いる駆動回路を提案した。
かかる駆動回路は入力信号が低レベルから高レベルに遷
移する期間に於いて、第２のインバーターの入力“ｌ“
レベル遷移電圧までの期間は第２のインバーターの出力
は高レベルを維持するので第ｌのＩＧＦＥＴは導通状態
にあり、この期間に第２のＩＧＦＥＴのゲート・ソース
間容量を確実にかつ急速に充電するとともにその後第２
のインバーターの出力は急速に低レベルに変化して第２
のインバーターの出力を反転さすので、この入力信号が
遷移する期間の消費電力が小さくなるとともに第２のＩ
ＧＦＥＴのゲート・ソース間の容量は入力信号に関係な
く常に十分充電されるので出力電圧を電源電位まで確実
に高めることができる。
移する期間に於いて、第２のインバーターの入力“ｌ“
レベル遷移電圧までの期間は第２のインバーターの出力
は高レベルを維持するので第ｌのＩＧＦＥＴは導通状態
にあり、この期間に第２のＩＧＦＥＴのゲート・ソース
間容量を確実にかつ急速に充電するとともにその後第２
のインバーターの出力は急速に低レベルに変化して第２
のインバーターの出力を反転さすので、この入力信号が
遷移する期間の消費電力が小さくなるとともに第２のＩ
ＧＦＥＴのゲート・ソース間の容量は入力信号に関係な
く常に十分充電されるので出力電圧を電源電位まで確実
に高めることができる。
ところでこのような駆動回路の入力遷移レベルは第２の
インバーターの入力遷移レベルで決まるために、この第
２のインバーターの入力遷移レベルを変更したり、所定
の値に設定したりする必要が生じる。
インバーターの入力遷移レベルで決まるために、この第
２のインバーターの入力遷移レベルを変更したり、所定
の値に設定したりする必要が生じる。
本発明の目的は入力遷移レベルの変更もしくは所定の値
への設定が容易なインバーター等の論理回路を得ること
にある。
への設定が容易なインバーター等の論理回路を得ること
にある。
以下、本発明を図面を参照して説明する。
なお、説明に当って、便宜上すべてＮチャンネルＭＯＳ
Ｔで行なうから、高レベルが論理“ｌ “レベルであり
、低レベルが論理“０ “レベルである。
Ｔで行なうから、高レベルが論理“ｌ “レベルであり
、低レベルが論理“０ “レベルである。
しかし、回路的にはＰチャンネルＭＯＳＴでも本質的に
同様である。
同様である。
第１図ａおよびｂは本発明の各実施例である。
第１図ａは負荷トランジスタＭＯＳＴ Ｑｓと、入力
端子８にゲートを接続されたＭＯＳＴ Ｑ９−Ｑ１ｏ
とから構成される反転回路Ｋ対し、ＭＯＳＴＱ１１を付
加されている。
端子８にゲートを接続されたＭＯＳＴ Ｑ９−Ｑ１ｏ
とから構成される反転回路Ｋ対し、ＭＯＳＴＱ１１を付
加されている。
反転回路を構成するＭＯＳＴ ＱＩＯは出力節点９と
ＭＯＳＴ Ｑ９のドレインの間に挿入されている。
ＭＯＳＴ Ｑ９のドレインの間に挿入されている。
また、ＭＯＳＴＱ１１はドレインを電源ＶＤＤ に、ソ
ースを節薇１０に接続され、そのゲートを出力節点９に
接続されている。
ースを節薇１０に接続され、そのゲートを出力節点９に
接続されている。
なお、ＭＯＳＴ Ｑ１ｔのゲートは理論的にはＶＤＤ
であっても差し支えはない。
であっても差し支えはない。
図において入力節ａ８が“ｌ “レベルに遷移するとき
、ＭＯＳＴ ＱＩＯが導通する入力節点８の？圧レベ
ルは〔節ａ１０の電圧レベル〕＋［ＭＯＳＴ Ｑｔｏの
スレツショルド電圧〕で与えられる。
、ＭＯＳＴ ＱＩＯが導通する入力節点８の？圧レベ
ルは〔節ａ１０の電圧レベル〕＋［ＭＯＳＴ Ｑｔｏの
スレツショルド電圧〕で与えられる。
したがって、ＭＯＳＴ Ｑ１とＱ９の大きさを適当に選
べば出力節薇９が低レベルに遷移する入力節へ８の／／
１／／レベル遷移電圧をある程度任意に選択することが
できる。
べば出力節薇９が低レベルに遷移する入力節へ８の／／
１／／レベル遷移電圧をある程度任意に選択することが
できる。
ＭＯＳＴ Ｑｓのゲート電圧を入力節ａ８が“ｌ“レ
ベルに遷移するまでに低下するプリチャージとすればＭ
ＯＳＴＱｓ，Ｑ９，ＱＩＯが同時罠導通することはなく
なり、第１図ａの回路の電力を減少させることができる
。
ベルに遷移するまでに低下するプリチャージとすればＭ
ＯＳＴＱｓ，Ｑ９，ＱＩＯが同時罠導通することはなく
なり、第１図ａの回路の電力を減少させることができる
。
第１図ｂは、第１図ａではＭＯＳＴ ＱｓとＭＯＳＴ
Ｑ９ の間に挿入されているＭＯＳＴＱ１ｏをＭＯ
ＳＴ Ｑ１１とＭＯＳＴ Ｑ９の間に挿入してＭＯＳ
Ｔ Ｑ１４とした例である。
Ｑ９ の間に挿入されているＭＯＳＴＱ１ｏをＭＯ
ＳＴ Ｑ１１とＭＯＳＴ Ｑ９の間に挿入してＭＯＳ
Ｔ Ｑ１４とした例である。
なお、第１図ｂにおげる入力”ｌ“レベル遷移電圧は〔
節へ１１の電圧］＋ＣＭＯＳＴ Ｑ１４のスレツショ
ルド電圧〕である。
節へ１１の電圧］＋ＣＭＯＳＴ Ｑ１４のスレツショ
ルド電圧〕である。
なお第１図ａおよびｂの実施例によると、ＭＯＳＴＱ８
とＱ１ｏとのインバータ又はＭＯＳＴ Ｑ１４とＱ１５
とのインバーターと接地電位との間に入力信号がゲート
に印加されるＭＯＳＴ Ｑ９又はＱ１３が存在するため
に、入力信号が低レベルの時はインバーターの入力遷移
レベルが高くなり、また入力信号が高レベルの時にはイ
ンバーターの入力遷移レベルが低くなっているので、入
力信号に重畳している雑音による誤動作が少ないという
利点もある。
とＱ１ｏとのインバータ又はＭＯＳＴ Ｑ１４とＱ１５
とのインバーターと接地電位との間に入力信号がゲート
に印加されるＭＯＳＴ Ｑ９又はＱ１３が存在するため
に、入力信号が低レベルの時はインバーターの入力遷移
レベルが高くなり、また入力信号が高レベルの時にはイ
ンバーターの入力遷移レベルが低くなっているので、入
力信号に重畳している雑音による誤動作が少ないという
利点もある。
またこの時出力信号レベルが従来のインバーターとほと
んど変ることがないので、スレツシュホールドレベルの
小さなトランジスタを用いて雑音に強いインバーターを
得ることができる。
んど変ることがないので、スレツシュホールドレベルの
小さなトランジスタを用いて雑音に強いインバーターを
得ることができる。
これら第１図ａとｂの各実施例は単独でインバータとし
て用いることもできることは明らかであるが、更に第２
図に示す駆動回路等に用いることもできる。
て用いることもできることは明らかであるが、更に第２
図に示す駆動回路等に用いることもできる。
第２図ａは本発明のインバーターを用いる駆動回路の原
理的回路を示す図である。
理的回路を示す図である。
入力端子４から与えられる入力信号は反転回路Ａの入力
端子に加えられ、入力遷移レベルを変換する。
端子に加えられ、入力遷移レベルを変換する。
他方、入力端子４からの信号はＭＯＳＴ Ｑ５のドレ
インソースを介して、ＭＯＳＴ Ｑ５のゲート節へ６に
与えられている。
インソースを介して、ＭＯＳＴ Ｑ５のゲート節へ６に
与えられている。
出力節ａ７とＭＯＳＴ Ｑ６のゲート節祖６間には正
帰還コンデンサＣ３が接続されており、出力節ａ７はＭ
ＯＳＴ Ｑ７を介して接地、または、他の電源に接続
される。
帰還コンデンサＣ３が接続されており、出力節ａ７はＭ
ＯＳＴ Ｑ７を介して接地、または、他の電源に接続
される。
また、反転回路Ａの出力節屯５はＭＯＳＴ Ｑ７のゲ
ートに接続される。
ートに接続される。
今、反転回路八の入力“ｌ “レベル遷移電圧をＶ０と
すると、入力節点４が電圧Ｖ１以下であれば節薇５が高
レベルのままであるから、節ａ７は低レベルを維持して
いる。
すると、入力節点４が電圧Ｖ１以下であれば節薇５が高
レベルのままであるから、節ａ７は低レベルを維持して
いる。
他方、ＭＯＳＴ Ｑ５が三極管領域にある間、節へ４と
６との間のインピーダンスは十分小さくすることができ
るから、節ａ６の電圧レベルは入力節ａ４の電圧レベル
にただちに追従させることができる。
６との間のインピーダンスは十分小さくすることができ
るから、節ａ６の電圧レベルは入力節ａ４の電圧レベル
にただちに追従させることができる。
すなわち、コンデンサＣ３には少なくとも〔反転回路の
入力遷移電圧Ｖｌ，ｌ−｛出力低レベル電圧〕だけの電
位差が出力節へ７の電位の上昇以前に与えることができ
る。
入力遷移電圧Ｖｌ，ｌ−｛出力低レベル電圧〕だけの電
位差が出力節へ７の電位の上昇以前に与えることができ
る。
第２図ｂは第２図ａにおける各節ａ４． ５． ６
．７における動作波形図である。
．７における動作波形図である。
今、入力端子４に加えられる信号のうち期間Ｔ１までの
間、ＭＯＳＴＱ６のゲート節薇６の電位は反転回路Ａの
入力“ｌ“レベル遷移電圧ｖ０まで上昇する。
間、ＭＯＳＴＱ６のゲート節薇６の電位は反転回路Ａの
入力“ｌ“レベル遷移電圧ｖ０まで上昇する。
この遷移電圧ｖ０ に達すると、期間Ｔ２の部分からも
明らかな通り、反転回路Ａの出力節ａ５は〃０〃レベル
に低下し、ＭＯＳＴ Ｑ７は非導通状態となつて節へ
７の電位が上昇しはじめる。
明らかな通り、反転回路Ａの出力節ａ５は〃０〃レベル
に低下し、ＭＯＳＴ Ｑ７は非導通状態となつて節へ
７の電位が上昇しはじめる。
このとき、節点６にはコンデンサＣ３を介して節へ７の
電圧上昇分が正帰還されるため、節ａ６の浮遊容量Ｃ５
が小さければ期間Ｔ２の終りには、節へ６の電位はｖ１
＋ｖＤＤまで上昇する。
電圧上昇分が正帰還されるため、節ａ６の浮遊容量Ｃ５
が小さければ期間Ｔ２の終りには、節へ６の電位はｖ１
＋ｖＤＤまで上昇する。
この場合、入力節ａ４の高レベル（〃ｌ“レベル）電圧
はＶＤＤ−［ＭＯＳＴ Ｑ５のスレツショルド電圧］
よりも高い電圧でなければならないことは言うまでもな
い。
はＶＤＤ−［ＭＯＳＴ Ｑ５のスレツショルド電圧］
よりも高い電圧でなければならないことは言うまでもな
い。
なお、反転回路Ａの入力“ｌ“レベル遷移電圧は正帰還
コンデンサＣ３の充電電圧レベルによって選択される。
コンデンサＣ３の充電電圧レベルによって選択される。
第１図ａおよびｂは本発明の実施例を示す回路図である
。 第２図ａは本発明によるインバータが適用されるＭＯＳ
Ｔ駆動回路の原理回路図、第２図ｂは第２図ａの動作波
形図である。 記号の説明 Ｒｏ−Ｃｏ・・・・・・遅延回路、Ａ・・
・・・・入力遷移電圧レベル変換機能を有する反転回路
、Ｃ１．Ｃ３・・・・・・正帰還コンデンサ、Ｃ２ ，
Ｃ４・・・・・・負荷容量、ｖ１・・・・・・反転回
路Ａの入力“ｌ“レベル遷移電圧、Ｑ１〜Ｑ１５・・・
・−ＩＧＦＥＴｏ−７２−
。 第２図ａは本発明によるインバータが適用されるＭＯＳ
Ｔ駆動回路の原理回路図、第２図ｂは第２図ａの動作波
形図である。 記号の説明 Ｒｏ−Ｃｏ・・・・・・遅延回路、Ａ・・
・・・・入力遷移電圧レベル変換機能を有する反転回路
、Ｃ１．Ｃ３・・・・・・正帰還コンデンサ、Ｃ２ ，
Ｃ４・・・・・・負荷容量、ｖ１・・・・・・反転回
路Ａの入力“ｌ“レベル遷移電圧、Ｑ１〜Ｑ１５・・・
・−ＩＧＦＥＴｏ−７２−
Claims (1)
- 【特許請求の範囲】 １ ゲートに印加される信号によって駆動される第１の
絶縁ゲート型電界効果トランジスタと、該第１の絶縁ゲ
ート型電界効果トランジスタの一電極から出力を取り出
す手段と、゛該第１の絶縁ゲート型電界効果トランジス
タに電力を供給する手段と１該第１の絶縁ゲート型電界
効果トランジスタの出力を取り出す電極以外の電極と基
準電位との間に接続されゲートに前記信号が印加される
第２の絶縁ゲート型電界効果トランジスタと、前記第２
の絶縁ゲート型電界効果トランジスタに電力を供給する
手段とを含むことを特徴とする半導体論理回路。 ２ ゲート入力信号が加えられ、ソース・ドレイン間が
直列に接続された第１および第２の電界効果トランジス
タと、前記第２の電界効果トランジスタの他端を基準電
位に接続する手段と、前記第１の電界効果トランジスタ
の他端から出力を取り出す手段と、前記第１の電界効果
トランジスタの出力電位に応じて前記第２の電界効果ト
ランジスタのソース・ドレイン間に電流を供給する手段
とを含むことを特徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53018321A JPS5910616B2 (ja) | 1978-02-20 | 1978-02-20 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53018321A JPS5910616B2 (ja) | 1978-02-20 | 1978-02-20 | 半導体論理回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222973A Division JPS5437465B2 (ja) | 1973-02-26 | 1973-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55136725A JPS55136725A (en) | 1980-10-24 |
| JPS5910616B2 true JPS5910616B2 (ja) | 1984-03-10 |
Family
ID=11968335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53018321A Expired JPS5910616B2 (ja) | 1978-02-20 | 1978-02-20 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176877B2 (en) * | 2003-10-10 | 2007-02-13 | Nano-Proprietary, Inc. | High voltage pulse driver with capacitive coupling |
-
1978
- 1978-02-20 JP JP53018321A patent/JPS5910616B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55136725A (en) | 1980-10-24 |
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