JP2882193B2 - 信号制御回路 - Google Patents
信号制御回路Info
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- JP2882193B2 JP2882193B2 JP20336192A JP20336192A JP2882193B2 JP 2882193 B2 JP2882193 B2 JP 2882193B2 JP 20336192 A JP20336192 A JP 20336192A JP 20336192 A JP20336192 A JP 20336192A JP 2882193 B2 JP2882193 B2 JP 2882193B2
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Description
【0001】
【産業上の利用分野】本発明はディジタル回路の信号出
力系において、信号の出力を制御する制御信号に関する
ものである。
力系において、信号の出力を制御する制御信号に関する
ものである。
【0002】
【従来の技術】ディジタル回路において制御信号の立ち
上がり時間をコントロールするためには、前段の出力系
の回路を変えるか、出力系の回路に容量を付けなければ
ならなかった。しかし、この方法では、制御信号の立ち
上がり時間を正確にコントロールすることが出来なかっ
た。以下、従来の信号制御回路の構成の一例を図面を参
照しながら説明する。
上がり時間をコントロールするためには、前段の出力系
の回路を変えるか、出力系の回路に容量を付けなければ
ならなかった。しかし、この方法では、制御信号の立ち
上がり時間を正確にコントロールすることが出来なかっ
た。以下、従来の信号制御回路の構成の一例を図面を参
照しながら説明する。
【0003】図3に示すように、Pチャンネルトランジ
スタ13、Nチャンネルトランジスタ14及び容量15
によりCMOS型インバータが構成されている。Pチャ
ンネルトランジスタ13及びNチャンネルトランジスタ
14のゲートには、制御信号入力端子12が共通接続さ
れている。Pチャンネルトランジスタ13のソースには
入力端子10が接続され、Nチャンネルトランジスタ1
4のソースは接地されている。Pチャンネルトランジス
タ13及びNチャンネルトランジスタ14のドレインは
共通接続されているNチャンネルトランジスタ16のゲ
ートに接続されている。またNチャンネルトランジスタ
14のソース及びドレインは容量15を介して接続さ
れ、Nチャンネルトランジスタ16のソースは入力端子
10が接続され、ドレインは出力端子11となる。
スタ13、Nチャンネルトランジスタ14及び容量15
によりCMOS型インバータが構成されている。Pチャ
ンネルトランジスタ13及びNチャンネルトランジスタ
14のゲートには、制御信号入力端子12が共通接続さ
れている。Pチャンネルトランジスタ13のソースには
入力端子10が接続され、Nチャンネルトランジスタ1
4のソースは接地されている。Pチャンネルトランジス
タ13及びNチャンネルトランジスタ14のドレインは
共通接続されているNチャンネルトランジスタ16のゲ
ートに接続されている。またNチャンネルトランジスタ
14のソース及びドレインは容量15を介して接続さ
れ、Nチャンネルトランジスタ16のソースは入力端子
10が接続され、ドレインは出力端子11となる。
【0004】以上のように構成された信号制御回路では
制御信号入力端子12から入力される制御信号を、Pチ
ャンネルトランジスタ13、Nチャンネルトランジスタ
14及び容量15で構成されているCMOS型インバー
タ回路を介してNチャンネルトランジスタ16のゲート
に入力することによって、制御信号(Nチャンネルトラ
ンジスタ16のゲート入力)の立ち上がり時間をコント
ロールしていた。つまり信号出力系の制御信号となるN
チャンネルトランジスタ16へのゲート入力の立ち上が
り時間は容量15の大きさと、Pチャンネルトランジス
タ13及びNチャンネルトランジスタ14のオン抵抗に
依存していた。
制御信号入力端子12から入力される制御信号を、Pチ
ャンネルトランジスタ13、Nチャンネルトランジスタ
14及び容量15で構成されているCMOS型インバー
タ回路を介してNチャンネルトランジスタ16のゲート
に入力することによって、制御信号(Nチャンネルトラ
ンジスタ16のゲート入力)の立ち上がり時間をコント
ロールしていた。つまり信号出力系の制御信号となるN
チャンネルトランジスタ16へのゲート入力の立ち上が
り時間は容量15の大きさと、Pチャンネルトランジス
タ13及びNチャンネルトランジスタ14のオン抵抗に
依存していた。
【0005】
【発明が解決しようとする課題】このような従来の信号
制御回路では、容量15の大きさは固定されているた
め、外部から任意に制御信号の立ち上がり時間をコント
ロールすることが出来なかった。また、制御信号の立ち
上がり時間をコントロールするには、容量15の大きさ
を変えるか、CMOS型インバータのオン抵抗を変える
しか手段はなかった。
制御回路では、容量15の大きさは固定されているた
め、外部から任意に制御信号の立ち上がり時間をコント
ロールすることが出来なかった。また、制御信号の立ち
上がり時間をコントロールするには、容量15の大きさ
を変えるか、CMOS型インバータのオン抵抗を変える
しか手段はなかった。
【0006】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力端子が第一のトランジスタを介して出
力端子に接続されている信号出力系の前記第一のトラン
ジスタの信号制御回路において、前記第一のトランジス
タのゲート及び第二のトランジスタのゲートが共通接続
され、前記第一及び前記第二のトランジスタのソースが
入力端子に共通接続され、前記第一のトランジスタのド
レインが出力端子に接続され、前記第二のトランジスタ
のドレインが容量を介してクロック入力端子に接続さ
れ、前記第二のトランジスタのゲートとドレインとの間
にダイオード手段が接続され、さらに前記ゲート共通接
続点が制御信号入力端子に接続され、前記クロックの電
位は前記入力信号の電位より低く、前記制御信号入力端
子からの入力により前記第一のトランジスタ及び第二の
トランジスタがオン状態になると同時に、前記第一及び
第二のトランジスタのゲート入力が前記クロックの周期
及び振幅に依存して上昇し、併せて前記出力端子からの
出力が前記クロックの周期及び振幅に依存して上昇する
ことを特徴とするものである。
するために、入力端子が第一のトランジスタを介して出
力端子に接続されている信号出力系の前記第一のトラン
ジスタの信号制御回路において、前記第一のトランジス
タのゲート及び第二のトランジスタのゲートが共通接続
され、前記第一及び前記第二のトランジスタのソースが
入力端子に共通接続され、前記第一のトランジスタのド
レインが出力端子に接続され、前記第二のトランジスタ
のドレインが容量を介してクロック入力端子に接続さ
れ、前記第二のトランジスタのゲートとドレインとの間
にダイオード手段が接続され、さらに前記ゲート共通接
続点が制御信号入力端子に接続され、前記クロックの電
位は前記入力信号の電位より低く、前記制御信号入力端
子からの入力により前記第一のトランジスタ及び第二の
トランジスタがオン状態になると同時に、前記第一及び
第二のトランジスタのゲート入力が前記クロックの周期
及び振幅に依存して上昇し、併せて前記出力端子からの
出力が前記クロックの周期及び振幅に依存して上昇する
ことを特徴とするものである。
【0007】
【作用】本発明は上記した構成により、ソースに入力端
子が接続されドレインに出力端子が接続されているトラ
ンジスタのゲートに入力される制御信号はクロック入力
端子からのクロック入力により昇圧することができ、制
御信号の立ち上がり時間をクロックの周波数により任意
にコントロールすることができるものである。
子が接続されドレインに出力端子が接続されているトラ
ンジスタのゲートに入力される制御信号はクロック入力
端子からのクロック入力により昇圧することができ、制
御信号の立ち上がり時間をクロックの周波数により任意
にコントロールすることができるものである。
【0008】
【実施例】以下、本発明の一実施例について図面を参照
にしながら説明する。
にしながら説明する。
【0009】図1に示すように、Nチャンネルトランジ
スタ6のソースは制御信号入力端子3に接続され、ドレ
インはC点に接続されている。ディプレッション型トラ
ンジスタ8(Nチャンネル型のものを使用)のソースは
C点に接続され、ドレイン及びソースはD点に接続され
ている。Nチャンネルトランジスタ7及びNチャンネル
トランジスタ5のゲートはそれぞれC点に接続されてお
り、ソースはそれぞれ入力端子1に接続されている。N
チャンネルトランジスタ7のドレインはD点に接続され
ており、Nチャンネルトランジスタ5のドレインは出力
端子2に接続されている。また、容量9の一方の端子は
D点に接続されており、他方の端子はクロック入力端子
4が接続されている。
スタ6のソースは制御信号入力端子3に接続され、ドレ
インはC点に接続されている。ディプレッション型トラ
ンジスタ8(Nチャンネル型のものを使用)のソースは
C点に接続され、ドレイン及びソースはD点に接続され
ている。Nチャンネルトランジスタ7及びNチャンネル
トランジスタ5のゲートはそれぞれC点に接続されてお
り、ソースはそれぞれ入力端子1に接続されている。N
チャンネルトランジスタ7のドレインはD点に接続され
ており、Nチャンネルトランジスタ5のドレインは出力
端子2に接続されている。また、容量9の一方の端子は
D点に接続されており、他方の端子はクロック入力端子
4が接続されている。
【0010】以上のように構成された信号制御回路の動
作について、図1及び図2を参照にしながら一例を用い
て説明する。ただし、図2のA〜Eの信号波形図は、そ
れぞれ図1のA点〜E点における信号波形を表してい
る。なお、図2に示した信号波形図は入力端子1の電圧
を20V、クロック入力端子4の振幅を5V、制御信号
入力端子3の入力を5Vとした時、容量9の容量カップ
リングによるD点への振幅の加算が2.5V、容量9の
容量カップリングによるD点の振幅の減少が1.25V
の場合の一例である。図2に示す例では、ディプレッシ
ョン型トランジスタ8はしきい値が約−0.1Vのもの
を用いることによってダイオード手段として働くものを
採用している。
作について、図1及び図2を参照にしながら一例を用い
て説明する。ただし、図2のA〜Eの信号波形図は、そ
れぞれ図1のA点〜E点における信号波形を表してい
る。なお、図2に示した信号波形図は入力端子1の電圧
を20V、クロック入力端子4の振幅を5V、制御信号
入力端子3の入力を5Vとした時、容量9の容量カップ
リングによるD点への振幅の加算が2.5V、容量9の
容量カップリングによるD点の振幅の減少が1.25V
の場合の一例である。図2に示す例では、ディプレッシ
ョン型トランジスタ8はしきい値が約−0.1Vのもの
を用いることによってダイオード手段として働くものを
採用している。
【0011】まず制御信号入力端子3から制御信号が入
力されB点からHの信号が入力されると、Nチャンネル
トランジスタ6はオン状態となり、D点及びC点の電圧
も制御信号入力端子3と同じレベルまで上がる。そし
て、次にHのクロックがクロック入力端子4から容量9
に入力されると容量9の容量カップリングによりD点は
昇圧され、同時にC点も昇圧される。次にクロック入力
端子4からLのクロックが容量9に入力されると、その
瞬間にD点が減圧されるが、ダイオード手段としてのデ
ィプレッション型トランジスタ8はオフ状態となる。よ
ってC点は減圧されない。
力されB点からHの信号が入力されると、Nチャンネル
トランジスタ6はオン状態となり、D点及びC点の電圧
も制御信号入力端子3と同じレベルまで上がる。そし
て、次にHのクロックがクロック入力端子4から容量9
に入力されると容量9の容量カップリングによりD点は
昇圧され、同時にC点も昇圧される。次にクロック入力
端子4からLのクロックが容量9に入力されると、その
瞬間にD点が減圧されるが、ダイオード手段としてのデ
ィプレッション型トランジスタ8はオフ状態となる。よ
ってC点は減圧されない。
【0012】Nチャンネルトランジスタ5及びNチャン
ネルトランジスタ7のゲートにはC点の電圧がかかって
おりオン状態であるため、D点の電圧は入力端子1から
の供給によりC点と同じレベルまで引き上げられる。そ
してD点とC点の電圧が同じレベルになった時点で、デ
ィプレッション型トランジスタ8はオン状態になる。
ネルトランジスタ7のゲートにはC点の電圧がかかって
おりオン状態であるため、D点の電圧は入力端子1から
の供給によりC点と同じレベルまで引き上げられる。そ
してD点とC点の電圧が同じレベルになった時点で、デ
ィプレッション型トランジスタ8はオン状態になる。
【0013】また、Nチャンネルトランジスタ5のゲー
トに入力される制御信号の立ち上がり時間はC点の電圧
に依存しているので、C点の昇圧にともない出力端子2
の電圧は上昇していく。
トに入力される制御信号の立ち上がり時間はC点の電圧
に依存しているので、C点の昇圧にともない出力端子2
の電圧は上昇していく。
【0014】以上の動作を繰り返し、D点及びC点の電
圧が20Vまで昇圧されるのに伴って、出力端子2の電
圧も上昇していく。
圧が20Vまで昇圧されるのに伴って、出力端子2の電
圧も上昇していく。
【0015】そして、D点の電圧が20Vに達した後
も、Hのクロック入力端子4が容量9に入力されると容
量9の容量カップリングによりD点は20V以上に昇圧
され、同時にC点もD点と同様に昇圧される。次にLの
クロック入力端子4が容量9に入力されると、その瞬間
にD点は20V以下まで減圧されるが、同時にディプレ
ッション型トランジスタ8がオフ状態となるため、C点
は減圧されないことになる。
も、Hのクロック入力端子4が容量9に入力されると容
量9の容量カップリングによりD点は20V以上に昇圧
され、同時にC点もD点と同様に昇圧される。次にLの
クロック入力端子4が容量9に入力されると、その瞬間
にD点は20V以下まで減圧されるが、同時にディプレ
ッション型トランジスタ8がオフ状態となるため、C点
は減圧されないことになる。
【0016】Nチャンネルトランジスタ5及びNチャン
ネルトランジスタ7のゲートにはC点の電圧がかかって
おり、D点の電圧は入力端子1からの供給により20V
まで引き上げられる。そしてD点とC点の電圧が同じレ
ベルになった時点で、ディプレッション型トランジスタ
8はオン状態になる。
ネルトランジスタ7のゲートにはC点の電圧がかかって
おり、D点の電圧は入力端子1からの供給により20V
まで引き上げられる。そしてD点とC点の電圧が同じレ
ベルになった時点で、ディプレッション型トランジスタ
8はオン状態になる。
【0017】D点の電圧が20Vに達した以降は、以上
の動作を繰り返し、C点は20V以上に、E点は20V
に維持される。
の動作を繰り返し、C点は20V以上に、E点は20V
に維持される。
【0018】なお、C点の電圧において20Vに達した
時点以降の、容量9の容量カップリングによる加算が行
われた後、クロック入力端子4からのLのクロック入力
があった瞬間に多少の減圧が見られるのは、電位差によ
ってD点からC点に電流が、多少逆流されるためであ
る。
時点以降の、容量9の容量カップリングによる加算が行
われた後、クロック入力端子4からのLのクロック入力
があった瞬間に多少の減圧が見られるのは、電位差によ
ってD点からC点に電流が、多少逆流されるためであ
る。
【0019】このように本発明の信号制御回路によれ
ば、Nチャンネルトランジスタ5のゲートには容量9の
容量カップリングによって昇圧された制御信号が入力さ
れるので、クロック入力端子4からのクロック入力によ
ってNチャンネルトランジスタ5のゲートに入力される
制御信号の立ち上がり時間を任意にコントロールするこ
とができる。また、Nチャンネルトランジスタ5に入力
される制御信号の電位が上昇するのに伴って、出力端子
2からの出力信号の電位も上昇する。クロック入力端子
4からのクロック入力の周波数スピードが速いとNチャ
ンネルトランジスタ5のゲートに入力される制御信号
は、速く立ち上がり、クロック入力の周波数スピードが
遅いとNチャンネルトランジスタ5のゲートに入力され
る制御信号は、遅く立ち上がる。また、制御信号の立ち
上がりのスピードに依存して出力信号の電位も上昇す
る。さらに、本発明では、Nチャンネルトランジスタ5
のゲートに入力される制御信号の電圧を入力端子1より
高いレベルにすることができるものである。
ば、Nチャンネルトランジスタ5のゲートには容量9の
容量カップリングによって昇圧された制御信号が入力さ
れるので、クロック入力端子4からのクロック入力によ
ってNチャンネルトランジスタ5のゲートに入力される
制御信号の立ち上がり時間を任意にコントロールするこ
とができる。また、Nチャンネルトランジスタ5に入力
される制御信号の電位が上昇するのに伴って、出力端子
2からの出力信号の電位も上昇する。クロック入力端子
4からのクロック入力の周波数スピードが速いとNチャ
ンネルトランジスタ5のゲートに入力される制御信号
は、速く立ち上がり、クロック入力の周波数スピードが
遅いとNチャンネルトランジスタ5のゲートに入力され
る制御信号は、遅く立ち上がる。また、制御信号の立ち
上がりのスピードに依存して出力信号の電位も上昇す
る。さらに、本発明では、Nチャンネルトランジスタ5
のゲートに入力される制御信号の電圧を入力端子1より
高いレベルにすることができるものである。
【0020】なお、本発明で用いたディプレッション型
トランジスタ8のしきい値は約−0.1Vのものを用い
たが、ダイオード手段であればそれに限定されない。
トランジスタ8のしきい値は約−0.1Vのものを用い
たが、ダイオード手段であればそれに限定されない。
【0021】また、本発明では、トランジスタにNチャ
ンネル型のものを用いていたが、それに限定されるもの
ではない。
ンネル型のものを用いていたが、それに限定されるもの
ではない。
【0022】
【発明の効果】以上の実施例から明らかなように、本発
明によればソースに高電位電源端子が接続されドレイン
に出力端子が接続されているトランジスタのゲート信号
の立ち上がり時間をクロックの周波数によりコントロー
ルすることができるので、外部から任意の立ち上がり時
間にコントロールすることができる。
明によればソースに高電位電源端子が接続されドレイン
に出力端子が接続されているトランジスタのゲート信号
の立ち上がり時間をクロックの周波数によりコントロー
ルすることができるので、外部から任意の立ち上がり時
間にコントロールすることができる。
【0023】また、本発明によれば前記トランジスタの
ゲート信号を高電位電源より高いレベルにすることがで
きるので、前記トランジスタのスレシホールド電圧の低
減を図ったりTGを用いたりする必要が無い信号立ち上
がり時間制御回路を提供できる。
ゲート信号を高電位電源より高いレベルにすることがで
きるので、前記トランジスタのスレシホールド電圧の低
減を図ったりTGを用いたりする必要が無い信号立ち上
がり時間制御回路を提供できる。
【図1】本発明の一実施例の信号制御回路
【図2】本発明の一実施例の信号波形図
【図3】従来の信号制御回路
1 入力端子 2 出力端子 3 制御信号入力端子 4 クロック入力端子 5,6,7 Nチャンネルトランジスタ 8 ディプレッション型トランジスタ 9 容量 10 入力端子 11 出力端子 12 制御信号入力端子 13 Pチャンネルトランジスタ 14,16 Nチャンネルトランジスタ 15 容量
Claims (1)
- 【請求項1】入力端子が第一のトランジスタを介して出
力端子に接続されている信号出力系の前記第一のトラン
ジスタの信号制御回路において、前記第一のトランジス
タのゲート及び第二のトランジスタのゲートが共通接続
され、前記第一及び前記第二のトランジスタのソースが
入力端子に共通接続され、前記第一のトランジスタのド
レインが出力端子に接続され、前記第二のトランジスタ
のドレインが容量を介してクロック入力端子に接続さ
れ、前記第二のトランジスタのゲートとドレインとの間
にダイオード手段が接続され、さらに前記ゲート共通接
続点が制御信号入力端子に接続され、前記クロックの電
位は前記入力信号の電位より低く、前記制御信号入力端
子からの入力により前記第一のトランジスタ及び第二の
トランジスタがオン状態になると同時に、前記第一及び
第二のトランジスタのゲート入力が前記クロックの周期
及び振幅に依存して上昇し、併せて前記出力端子からの
出力が前記クロックの周期及び振幅に依存して上昇する
ことを特徴とする信号制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20336192A JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20336192A JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0653792A JPH0653792A (ja) | 1994-02-25 |
JP2882193B2 true JP2882193B2 (ja) | 1999-04-12 |
Family
ID=16472760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20336192A Expired - Fee Related JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2882193B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
-
1992
- 1992-07-30 JP JP20336192A patent/JP2882193B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0653792A (ja) | 1994-02-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |