JPH0653792A - 信号制御回路 - Google Patents
信号制御回路Info
- Publication number
- JPH0653792A JPH0653792A JP20336192A JP20336192A JPH0653792A JP H0653792 A JPH0653792 A JP H0653792A JP 20336192 A JP20336192 A JP 20336192A JP 20336192 A JP20336192 A JP 20336192A JP H0653792 A JPH0653792 A JP H0653792A
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- JP
- Japan
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- input terminal
- point
- control signal
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Abstract
(57)【要約】
【目的】 外部から任意に制御信号の立ち上がり時間を
コントロールすることができる信号制御回路を提供す
る。 【構成】 トランジスタ５及び７のソースが入力端子１
に共通接続されゲートが制御信号入力端子３に共通接続
され、トランジスタ５のドレインは出力端子２にトラン
ジスタ７のドレインは容量９を介してクロック入力端子
４に接続されている。またトランジスタ７のドレイン及
びゲートはダイオード手段を介して接続されている。従
って、外部からのクロックにより制御信号を昇圧してい
るので、トランジスタ５に入力される制御信号の立ち上
がりの時間をクロック入力端子４からのクロックにより
任意にコントロールすることができる。
コントロールすることができる信号制御回路を提供す
る。 【構成】 トランジスタ５及び７のソースが入力端子１
に共通接続されゲートが制御信号入力端子３に共通接続
され、トランジスタ５のドレインは出力端子２にトラン
ジスタ７のドレインは容量９を介してクロック入力端子
４に接続されている。またトランジスタ７のドレイン及
びゲートはダイオード手段を介して接続されている。従
って、外部からのクロックにより制御信号を昇圧してい
るので、トランジスタ５に入力される制御信号の立ち上
がりの時間をクロック入力端子４からのクロックにより
任意にコントロールすることができる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路において
信号出力系に依存する信号立ち上がり時間制御回路に関
するものである。
信号出力系に依存する信号立ち上がり時間制御回路に関
するものである。
【０００２】
【従来の技術】ディジタル回路において制御信号の立ち
上がり時間をコントロールするためには、前段の出力系
の回路を変えるか、出力系の回路に容量を付けなければ
ならなかった。しかし、この方法では、制御信号の立ち
上がり時間を正確にコントロールすることが出来なかっ
た。以下、従来の信号制御回路の構成の一例を図面を参
照しながら説明する。
上がり時間をコントロールするためには、前段の出力系
の回路を変えるか、出力系の回路に容量を付けなければ
ならなかった。しかし、この方法では、制御信号の立ち
上がり時間を正確にコントロールすることが出来なかっ
た。以下、従来の信号制御回路の構成の一例を図面を参
照しながら説明する。
【０００３】図３に示すように、Ｐチャンネルトランジ
スタ１３、Ｎチャンネルトランジスタ１４及び容量１５
によりＣＭＯＳ型インバータが構成されている。Ｐチャ
ンネルトランジスタ１３及びＮチャンネルトランジスタ
１４のゲートには、制御信号入力端子１２が共通接続さ
れている。Ｐチャンネルトランジスタ１３のソースには
入力端子１０が接続され、Ｎチャンネルトランジスタ１
４のソースは接地されている。Ｐチャンネルトランジス
タ１３及びＮチャンネルトランジスタ１４のドレインは
共通接続されているＮチャンネルトランジスタ１６のゲ
ートに接続されている。またＮチャンネルトランジスタ
１４のソース及びドレインは容量１５を介して接続さ
れ、Ｎチャンネルトランジスタ１６のソースは入力端子
１０が接続され、ドレインは出力端子１１となる。
スタ１３、Ｎチャンネルトランジスタ１４及び容量１５
によりＣＭＯＳ型インバータが構成されている。Ｐチャ
ンネルトランジスタ１３及びＮチャンネルトランジスタ
１４のゲートには、制御信号入力端子１２が共通接続さ
れている。Ｐチャンネルトランジスタ１３のソースには
入力端子１０が接続され、Ｎチャンネルトランジスタ１
４のソースは接地されている。Ｐチャンネルトランジス
タ１３及びＮチャンネルトランジスタ１４のドレインは
共通接続されているＮチャンネルトランジスタ１６のゲ
ートに接続されている。またＮチャンネルトランジスタ
１４のソース及びドレインは容量１５を介して接続さ
れ、Ｎチャンネルトランジスタ１６のソースは入力端子
１０が接続され、ドレインは出力端子１１となる。
【０００４】以上のように構成された信号制御回路では
制御信号入力端子１２から入力される制御信号を、Ｐチ
ャンネルトランジスタ１３、Ｎチャンネルトランジスタ
１４及び容量１５で構成されているＣＭＯＳ型インバー
タ回路を介してＮチャンネルトランジスタ１６のゲート
に入力することによって、制御信号の立ち上がり時間を
コントロールしていた。なお、Ｎチャンネルトランジス
タ１６のゲートへ入力される制御信号の立ち上がり時間
は容量１５の大きさと、Ｐチャンネルトランジスタ１３
及びＮチャンネルトランジスタ１４のオン抵抗に依存し
ていた。
制御信号入力端子１２から入力される制御信号を、Ｐチ
ャンネルトランジスタ１３、Ｎチャンネルトランジスタ
１４及び容量１５で構成されているＣＭＯＳ型インバー
タ回路を介してＮチャンネルトランジスタ１６のゲート
に入力することによって、制御信号の立ち上がり時間を
コントロールしていた。なお、Ｎチャンネルトランジス
タ１６のゲートへ入力される制御信号の立ち上がり時間
は容量１５の大きさと、Ｐチャンネルトランジスタ１３
及びＮチャンネルトランジスタ１４のオン抵抗に依存し
ていた。
【０００５】
【発明が解決しようとする課題】このような従来の信号
制御回路では、容量１５の大きさは固定されているた
め、外部から任意に制御信号の立ち上がり時間をコント
ロールすることが出来なかった。また、制御信号の立ち
上がり時間をコントロールするには、容量１５の大きさ
を変えるか、ＣＭＯＳ型インバータのオン抵抗を変える
しか手段はなかった。
制御回路では、容量１５の大きさは固定されているた
め、外部から任意に制御信号の立ち上がり時間をコント
ロールすることが出来なかった。また、制御信号の立ち
上がり時間をコントロールするには、容量１５の大きさ
を変えるか、ＣＭＯＳ型インバータのオン抵抗を変える
しか手段はなかった。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、ゲートが共通接続され、ソースが入力端子
に共通接続された第一及び第二のトランジスタの前記第
一のトランジスタのドレインに出力端子が設けれ、前記
第二のトランジスタのドレインに容量を介してクロック
入力端子が設けられるとともに、前記第二のトランジス
タのゲートとドレインとの間にダイオード手段が接続さ
れ、さらに前記ゲート共通接続点に制御信号入力端子が
設けられたことを特徴とするものである。
するために、ゲートが共通接続され、ソースが入力端子
に共通接続された第一及び第二のトランジスタの前記第
一のトランジスタのドレインに出力端子が設けれ、前記
第二のトランジスタのドレインに容量を介してクロック
入力端子が設けられるとともに、前記第二のトランジス
タのゲートとドレインとの間にダイオード手段が接続さ
れ、さらに前記ゲート共通接続点に制御信号入力端子が
設けられたことを特徴とするものである。
【０００７】
【作用】本発明は上記した構成により、ソースに入力端
子が接続されドレインに出力端子が接続されているトラ
ンジスタのゲートに入力される制御信号はクロック入力
端子からのクロック入力により昇圧することができ、制
御信号の立ち上がり時間をクロックの周波数により任意
にコントロールすることができるものである。
子が接続されドレインに出力端子が接続されているトラ
ンジスタのゲートに入力される制御信号はクロック入力
端子からのクロック入力により昇圧することができ、制
御信号の立ち上がり時間をクロックの周波数により任意
にコントロールすることができるものである。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
にしながら説明する。
にしながら説明する。
【０００９】図１に示すように、Ｎチャンネルトランジ
スタ６のソースは制御信号入力端子３に接続され、ドレ
インはＣ点に接続されている。ディプレッション型トラ
ンジスタ８（Ｎチャンネル型のものを使用）のソースは
Ｃ点に接続され、ドレイン及びソースはＤ点に接続され
ている。Ｎチャンネルトランジスタ７及びＮチャンネル
トランジスタ５のゲートはそれぞれＣ点に接続されてお
り、ソースはそれぞれ入力端子１に接続されている。Ｎ
チャンネルトランジスタ７のドレインはＤ点に接続され
ており、Ｎチャンネルトランジスタ５のドレインは出力
端子２に接続されている。また、容量９の一方の端子は
Ｄ点に接続されており、他方の端子はクロック入力端子
４が接続されている。
スタ６のソースは制御信号入力端子３に接続され、ドレ
インはＣ点に接続されている。ディプレッション型トラ
ンジスタ８（Ｎチャンネル型のものを使用）のソースは
Ｃ点に接続され、ドレイン及びソースはＤ点に接続され
ている。Ｎチャンネルトランジスタ７及びＮチャンネル
トランジスタ５のゲートはそれぞれＣ点に接続されてお
り、ソースはそれぞれ入力端子１に接続されている。Ｎ
チャンネルトランジスタ７のドレインはＤ点に接続され
ており、Ｎチャンネルトランジスタ５のドレインは出力
端子２に接続されている。また、容量９の一方の端子は
Ｄ点に接続されており、他方の端子はクロック入力端子
４が接続されている。
【００１０】以上のように構成された信号制御回路の動
作について、図１及び図２を参照にしながら説明する。
ただし、図２のＡ〜Ｅの信号波形図は、それぞれ図１の
Ａ点〜Ｅ点における信号波形を表している。また、この
信号波形図は入力端子１の電圧を２０Ｖ、クロック入力
端子４の振幅を５Ｖ、制御信号入力端子３の入力を５Ｖ
とした時、容量９の容量カップリングによるＤ点への振
幅の加算が２．５Ｖ、容量９の容量カップリングによる
Ｄ点の振幅の減少が１．２５Ｖとなるような理想的な値
を示している。なお、ディプレッション型トランジスタ
８はしきい値が約−０.１Ｖのものを用いることによっ
てダイオード手段として働く。
作について、図１及び図２を参照にしながら説明する。
ただし、図２のＡ〜Ｅの信号波形図は、それぞれ図１の
Ａ点〜Ｅ点における信号波形を表している。また、この
信号波形図は入力端子１の電圧を２０Ｖ、クロック入力
端子４の振幅を５Ｖ、制御信号入力端子３の入力を５Ｖ
とした時、容量９の容量カップリングによるＤ点への振
幅の加算が２．５Ｖ、容量９の容量カップリングによる
Ｄ点の振幅の減少が１．２５Ｖとなるような理想的な値
を示している。なお、ディプレッション型トランジスタ
８はしきい値が約−０.１Ｖのものを用いることによっ
てダイオード手段として働く。
【００１１】まず制御信号入力端子３から制御信号が入
力されＢ点からＨの信号が入力されると、Ｎチャンネル
トランジスタ６はオン状態となり、Ｄ点及びＣ点の電圧
も制御信号入力端子３と同じレベルまで上がる。そし
て、次にＨのクロックがクロック入力端子４から容量９
に入力されると容量９の容量カップリングによりＤ点は
昇圧され、同時にＣ点も昇圧される。次にクロック入力
端子４からＬのクロックが容量９に入力されると、その
瞬間にＤ点が減圧されるが、ダイオード手段としてのデ
ィプレッション型トランジスタ８はオフ状態となる。よ
ってＣ点は減圧されない。
力されＢ点からＨの信号が入力されると、Ｎチャンネル
トランジスタ６はオン状態となり、Ｄ点及びＣ点の電圧
も制御信号入力端子３と同じレベルまで上がる。そし
て、次にＨのクロックがクロック入力端子４から容量９
に入力されると容量９の容量カップリングによりＤ点は
昇圧され、同時にＣ点も昇圧される。次にクロック入力
端子４からＬのクロックが容量９に入力されると、その
瞬間にＤ点が減圧されるが、ダイオード手段としてのデ
ィプレッション型トランジスタ８はオフ状態となる。よ
ってＣ点は減圧されない。
【００１２】Ｎチャンネルトランジスタ５及びＮチャン
ネルトランジスタ７のゲートにはＣ点の電圧がかかって
おりオン状態であるため、Ｄ点の電圧は入力端子１から
の供給によりＣ点と同じレベルまで引き上げられる。そ
してＤ点とＣ点の電圧が同じレベルになった時点で、デ
ィプレッション型トランジスタ８はオン状態になる。
ネルトランジスタ７のゲートにはＣ点の電圧がかかって
おりオン状態であるため、Ｄ点の電圧は入力端子１から
の供給によりＣ点と同じレベルまで引き上げられる。そ
してＤ点とＣ点の電圧が同じレベルになった時点で、デ
ィプレッション型トランジスタ８はオン状態になる。
【００１３】また、Ｎチャンネルトランジスタ５のゲー
トに入力される制御信号の立ち上がり時間はＣ点の電圧
に依存しているので、Ｃ点の昇圧にともない出力端子２
の電圧は上昇していく。
トに入力される制御信号の立ち上がり時間はＣ点の電圧
に依存しているので、Ｃ点の昇圧にともない出力端子２
の電圧は上昇していく。
【００１４】以上の動作を繰り返し、Ｄ点及びＣ点の電
圧が２０Ｖまで昇圧されるのに伴って、出力端子２の電
圧も上昇していく。
圧が２０Ｖまで昇圧されるのに伴って、出力端子２の電
圧も上昇していく。
【００１５】そして、Ｄ点の電圧が２０Ｖに達した後
も、Ｈのクロック入力端子４が容量９に入力されると容
量９の容量カップリングによりＤ点は２０Ｖ以上に昇圧
され、同時にＣ点もＤ点と同様に昇圧される。次にＬの
クロック入力端子４が容量９に入力されると、その瞬間
にＤ点は２０Ｖ以下まで減圧されるが、同時にディプレ
ッション型トランジスタ８がオフ状態となるため、Ｃ点
は減圧されないことになる。
も、Ｈのクロック入力端子４が容量９に入力されると容
量９の容量カップリングによりＤ点は２０Ｖ以上に昇圧
され、同時にＣ点もＤ点と同様に昇圧される。次にＬの
クロック入力端子４が容量９に入力されると、その瞬間
にＤ点は２０Ｖ以下まで減圧されるが、同時にディプレ
ッション型トランジスタ８がオフ状態となるため、Ｃ点
は減圧されないことになる。
【００１６】Ｎチャンネルトランジスタ５及びＮチャン
ネルトランジスタ７のゲートにはＣ点の電圧がかかって
おり、Ｄ点の電圧は入力端子１からの供給により２０Ｖ
まで引き上げられる。そしてＤ点とＣ点の電圧が同じレ
ベルになった時点で、ディプレッション型トランジスタ
８はオン状態になる。
ネルトランジスタ７のゲートにはＣ点の電圧がかかって
おり、Ｄ点の電圧は入力端子１からの供給により２０Ｖ
まで引き上げられる。そしてＤ点とＣ点の電圧が同じレ
ベルになった時点で、ディプレッション型トランジスタ
８はオン状態になる。
【００１７】Ｄ点の電圧が２０Ｖに達した以降は、以上
の動作を繰り返し、Ｃ点は２０Ｖ以上に、Ｅ点は２０Ｖ
に維持される。
の動作を繰り返し、Ｃ点は２０Ｖ以上に、Ｅ点は２０Ｖ
に維持される。
【００１８】なお、Ｃ点の電圧において２０Ｖに達した
時点以降の、容量９の容量カップリングによる加算が行
われた後、クロック入力端子４からのＬのクロック入力
があった瞬間に多少の減圧が見られるのは、電位差によ
ってＤ点からＣ点に電流が、多少逆流されるためであ
る。
時点以降の、容量９の容量カップリングによる加算が行
われた後、クロック入力端子４からのＬのクロック入力
があった瞬間に多少の減圧が見られるのは、電位差によ
ってＤ点からＣ点に電流が、多少逆流されるためであ
る。
【００１９】このように本発明の信号制御回路によれ
ば、Ｎチャンネルトランジスタ５のゲートには容量９の
容量カップリングによって昇圧された制御信号が入力さ
れるので、クロック入力端子４からのクロック入力によ
ってＮチャンネルトランジスタ５のゲートに入力される
制御信号の立ち上がり時間を任意にコントロールするこ
とができる。クロック入力端子４からのクロック入力の
周波数スピードが速いとＮチャンネルトランジスタ５の
ゲートに入力される制御信号は、速く立ち上がり、クロ
ック入力の周波数スピードが遅いとＮチャンネルトラン
ジスタ５のゲートに入力される制御信号は、遅く立ち上
がる。また、Ｎチャンネルトランジスタ５のゲートに入
力される制御信号の電圧を入力端子１より高いレベルに
することができるものである。
ば、Ｎチャンネルトランジスタ５のゲートには容量９の
容量カップリングによって昇圧された制御信号が入力さ
れるので、クロック入力端子４からのクロック入力によ
ってＮチャンネルトランジスタ５のゲートに入力される
制御信号の立ち上がり時間を任意にコントロールするこ
とができる。クロック入力端子４からのクロック入力の
周波数スピードが速いとＮチャンネルトランジスタ５の
ゲートに入力される制御信号は、速く立ち上がり、クロ
ック入力の周波数スピードが遅いとＮチャンネルトラン
ジスタ５のゲートに入力される制御信号は、遅く立ち上
がる。また、Ｎチャンネルトランジスタ５のゲートに入
力される制御信号の電圧を入力端子１より高いレベルに
することができるものである。
【００２０】なお、本発明で用いたディプレッション型
トランジスタ８のしきい値は約−０.１Ｖのものを用い
たが、ダイオード手段であればそれに限定されない。
トランジスタ８のしきい値は約−０.１Ｖのものを用い
たが、ダイオード手段であればそれに限定されない。
【００２１】また、本発明では、トランジスタにＮチャ
ンネル型のものを用いていたが、それに限定されるもの
ではない。
ンネル型のものを用いていたが、それに限定されるもの
ではない。
【００２２】
【発明の効果】以上の実施例から明らかなように、本発
明によればソースに高電位電源端子が接続されドレイン
に出力端子が接続されているトランジスタのゲート信号
の立ち上がり時間をクロックの周波数によりコントロー
ルすることができるので、外部から任意の立ち上がり時
間にコントロールすることができる。
明によればソースに高電位電源端子が接続されドレイン
に出力端子が接続されているトランジスタのゲート信号
の立ち上がり時間をクロックの周波数によりコントロー
ルすることができるので、外部から任意の立ち上がり時
間にコントロールすることができる。
【００２３】また、本発明によれば前記トランジスタの
ゲート信号を高電位電源より高いレベルにすることがで
きるので、前記トランジスタのスレシホールド電圧の低
減を図ったりＴＧを用いたりする必要が無い信号立ち上
がり時間制御回路を提供できる。
ゲート信号を高電位電源より高いレベルにすることがで
きるので、前記トランジスタのスレシホールド電圧の低
減を図ったりＴＧを用いたりする必要が無い信号立ち上
がり時間制御回路を提供できる。
【図１】本発明の一実施例の信号制御回路
【図２】本発明の一実施例の信号波形図
【図３】従来の信号制御回路
１ 入力端子 ２ 出力端子 ３ 制御信号入力端子 ４ クロック入力端子 ５，６，７ Ｎチャンネルトランジスタ ８ ディプレッション型トランジスタ ９ 容量 １０ 入力端子 １１ 出力端子 １２ 制御信号入力端子 １３ Ｐチャンネルトランジスタ １４，１６ Ｎチャンネルトランジスタ １５ 容量
Claims (1)
- 【請求項１】ゲートが共通接続され、ソースが入力端子
に共通接続された第一及び第二のトランジスタの前記第
一のトランジスタのドレインに出力端子が設けられ、前
記第二のトランジスタのドレインに容量を介してクロッ
ク入力端子が設けられるとともに、前記第二のトランジ
スタのゲートとドレインとの間にダイオード手段が接続
され、さらに前記ゲート共通接続点に制御信号入力端子
が設けられた信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336192A JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20336192A JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653792A true JPH0653792A (ja) | 1994-02-25 |
| JP2882193B2 JP2882193B2 (ja) | 1999-04-12 |
Family
ID=16472760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20336192A Expired - Fee Related JP2882193B2 (ja) | 1992-07-30 | 1992-07-30 | 信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882193B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
-
1992
- 1992-07-30 JP JP20336192A patent/JP2882193B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072353A (en) * | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| US6211720B1 (en) | 1995-04-26 | 2001-04-03 | Matsushita Electric Industrial Co., Ltd. | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882193B2 (ja) | 1999-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |