JP2976497B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2976497B2 JP2976497B2 JP2198440A JP19844090A JP2976497B2 JP 2976497 B2 JP2976497 B2 JP 2976497B2 JP 2198440 A JP2198440 A JP 2198440A JP 19844090 A JP19844090 A JP 19844090A JP 2976497 B2 JP2976497 B2 JP 2976497B2
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- supply voltage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号が供給される駆動素子（FET）と
負荷からなる所謂DCFL（Direct Coupled FET Logic）と
その後段に接続されたバッファ回路を有する半導体集積
回路に関する。
負荷からなる所謂DCFL（Direct Coupled FET Logic）と
その後段に接続されたバッファ回路を有する半導体集積
回路に関する。
本発明は、入力信号が供給される駆動素子と負荷から
なる増幅回路と、該増幅回路の出力信号が供給される第
１のスイッチング素子と上記入力信号が供給される第２
のスイッチング素子が直列に接続されてなるバッファ回
路を有する半導体集積回路において、上記バッファ回路
に第１の電源電圧を供給すると共に、上記増幅回路に第
２の電源電圧を供給し、更に、該第２の電源電圧を、上
記第１の電源電圧よりも上記バッファ回路における上記
第１のスイッチング素子のしきい値電圧以上高く設定し
て構成することにより、入力信号に対する出力信号の応
答性を良好にさせると共に、後段の信号処理における誤
動作を防止できるようにしたものである。
なる増幅回路と、該増幅回路の出力信号が供給される第
１のスイッチング素子と上記入力信号が供給される第２
のスイッチング素子が直列に接続されてなるバッファ回
路を有する半導体集積回路において、上記バッファ回路
に第１の電源電圧を供給すると共に、上記増幅回路に第
２の電源電圧を供給し、更に、該第２の電源電圧を、上
記第１の電源電圧よりも上記バッファ回路における上記
第１のスイッチング素子のしきい値電圧以上高く設定し
て構成することにより、入力信号に対する出力信号の応
答性を良好にさせると共に、後段の信号処理における誤
動作を防止できるようにしたものである。
一般に、半導体集積回路の中で、FET（電界効果トラ
ンジスタ）を用いた増幅回路の基体回路として、第３図
に示すように、入力信号Vinが供給されるFETで構成され
た駆動素子Ｑと抵抗Ｒを有して成る所謂DCFL（Direct C
oupled FET Logic）（11）がある。このDCFL（11）は、
素子数が少なくて済み、回路構成が簡単で、低消費電力
という長所を有するため、例えばGaAs等からなる化合物
半導体によるFETを用いた半導体集積回路に広く用いら
れている。換言すれば、化合物半導体による半導体集積
回路のLSI化に最も適した回路構成となっている。
ンジスタ）を用いた増幅回路の基体回路として、第３図
に示すように、入力信号Vinが供給されるFETで構成され
た駆動素子Ｑと抵抗Ｒを有して成る所謂DCFL（Direct C
oupled FET Logic）（11）がある。このDCFL（11）は、
素子数が少なくて済み、回路構成が簡単で、低消費電力
という長所を有するため、例えばGaAs等からなる化合物
半導体によるFETを用いた半導体集積回路に広く用いら
れている。換言すれば、化合物半導体による半導体集積
回路のLSI化に最も適した回路構成となっている。
しかし、このDCFL（11）は、配線等による容量性負荷
を充・放電する際に必要な電流駆動能力に劣り、信号の
伝搬遅延時間の増大化を招くという欠点がある。そこ
で、従来より、大きな電流駆動能力を必要とする箇所に
おけるDCFL（11）にバッファ回路を接続してDCFL（11）
の電流駆動能力を上げる工夫がなされている。第４図
に、従来のDCFL（11）とバッファ回路（12）の接続例を
示す。図中、駆動素子Ｑと抵抗Ｒからなる回路（11）が
DCFLで、第１及び第２のスイッチング素子Tr1及びTr2か
らなる回路（12）がバッファ回路である（上記DCFL（1
1）とバッファ回路（12）をスーパーバッファ回路と呼
ぶ場合もある）。そして、共通の電源電圧Vddが第１の
スイッチング素子Tr1のドレインと駆動素子Ｑのドレイ
ンに供給されるように構成されている。尚、上記駆動素
子Ｑとスイッチング素子Tr1及びTr2は、全てしきい値電
圧Vthが0.2V程度の正の値をもつＮチャンネル型のFETで
ある。
を充・放電する際に必要な電流駆動能力に劣り、信号の
伝搬遅延時間の増大化を招くという欠点がある。そこ
で、従来より、大きな電流駆動能力を必要とする箇所に
おけるDCFL（11）にバッファ回路を接続してDCFL（11）
の電流駆動能力を上げる工夫がなされている。第４図
に、従来のDCFL（11）とバッファ回路（12）の接続例を
示す。図中、駆動素子Ｑと抵抗Ｒからなる回路（11）が
DCFLで、第１及び第２のスイッチング素子Tr1及びTr2か
らなる回路（12）がバッファ回路である（上記DCFL（1
1）とバッファ回路（12）をスーパーバッファ回路と呼
ぶ場合もある）。そして、共通の電源電圧Vddが第１の
スイッチング素子Tr1のドレインと駆動素子Ｑのドレイ
ンに供給されるように構成されている。尚、上記駆動素
子Ｑとスイッチング素子Tr1及びTr2は、全てしきい値電
圧Vthが0.2V程度の正の値をもつＮチャンネル型のFETで
ある。
しかしながら、従来のDCFL（11）とバッファ回路（1
2）を有する半導体集積回路においては、入力信号Vinに
対する出力信号Voutの応答性が悪く、後段の信号処理に
おいて誤動作を招来させるという不都合がある。
2）を有する半導体集積回路においては、入力信号Vinに
対する出力信号Voutの応答性が悪く、後段の信号処理に
おいて誤動作を招来させるという不都合がある。
即ち、ここで、例えば第５図Ａに示すように、この半
導体集積回路のDCFL（11）に加わる入力信号Vinの信号
レベルが高くレベルから低レベルに変化した後の状態を
考えると、バッファ回路（11）の第２のスイッチング素
子Tr2のゲートには、入力信号Vinがそのまま加わるた
め、第２のスイッチング素子Tr2は、DCFL（11）の駆動
素子Ｑと共にオフ状態になる。第１のスイッチング素子
Tr1のゲート電圧は、駆動素子Ｑがオフ状態になること
から、抵抗Ｒによる電圧降下がなくなり、共通の電源電
圧Vddがそのまま加わることになる。バッファ回路（1
2）の出力端子φoutには、配線や次段のゲート等による
容量が接続されているため、入力信号Vinが変化した瞬
間の低レベルから、第１のスイッチング素子Tr1を通し
て容量が充電されることにより、次第に電源電圧Vddに
近づいていく。このとき、第１のスイッチング素子Tr1
のしきい値電圧をVthとした場合、出力信号（電圧）V
outがVdd−Vthになると、第１のスイッチング素子Tr1は
オフ状態になり、出力信号Voutの出力レベルはそれ以上
上昇しない。しかし、実際のFETは、ゲート・ソース間
電圧がVthより小さくなってオフ状態になっても、ドレ
イン・ソース間には、わずかなリーク電流が流れる。そ
のために、第１のスイッチング素子Tr1がオフ状態にな
っても出力信号Voutの出力レベルは、上記リーク電流に
より、容量負荷が少しずつ充電されるために、非常にゆ
っくりと上昇して最終的には電源電圧Vddに到達する
（第５図Ｂ参照）。つまり、入力信号Vinの高低レベル
が切換わると、出力信号Voutの出力レベルは、すばやく
低レベルからVdd−Vthで示す電圧にまで上昇する。その
後、長時間入力信号Vinが変化しなければ、即ち入力信
号Vinの信号レベルが低レベルを保持し続ければ、出力
信号Voutの出力レベルは、非常にゆっくりと上昇して電
源電圧Vddに到達する。
導体集積回路のDCFL（11）に加わる入力信号Vinの信号
レベルが高くレベルから低レベルに変化した後の状態を
考えると、バッファ回路（11）の第２のスイッチング素
子Tr2のゲートには、入力信号Vinがそのまま加わるた
め、第２のスイッチング素子Tr2は、DCFL（11）の駆動
素子Ｑと共にオフ状態になる。第１のスイッチング素子
Tr1のゲート電圧は、駆動素子Ｑがオフ状態になること
から、抵抗Ｒによる電圧降下がなくなり、共通の電源電
圧Vddがそのまま加わることになる。バッファ回路（1
2）の出力端子φoutには、配線や次段のゲート等による
容量が接続されているため、入力信号Vinが変化した瞬
間の低レベルから、第１のスイッチング素子Tr1を通し
て容量が充電されることにより、次第に電源電圧Vddに
近づいていく。このとき、第１のスイッチング素子Tr1
のしきい値電圧をVthとした場合、出力信号（電圧）V
outがVdd−Vthになると、第１のスイッチング素子Tr1は
オフ状態になり、出力信号Voutの出力レベルはそれ以上
上昇しない。しかし、実際のFETは、ゲート・ソース間
電圧がVthより小さくなってオフ状態になっても、ドレ
イン・ソース間には、わずかなリーク電流が流れる。そ
のために、第１のスイッチング素子Tr1がオフ状態にな
っても出力信号Voutの出力レベルは、上記リーク電流に
より、容量負荷が少しずつ充電されるために、非常にゆ
っくりと上昇して最終的には電源電圧Vddに到達する
（第５図Ｂ参照）。つまり、入力信号Vinの高低レベル
が切換わると、出力信号Voutの出力レベルは、すばやく
低レベルからVdd−Vthで示す電圧にまで上昇する。その
後、長時間入力信号Vinが変化しなければ、即ち入力信
号Vinの信号レベルが低レベルを保持し続ければ、出力
信号Voutの出力レベルは、非常にゆっくりと上昇して電
源電圧Vddに到達する。
このことは、入力信号Vinの信号レベルが短い周期で
切り換わるような信号である場合、出力信号Voutの出力
レベル、即ち高レベルは、Vdd−Vthまでしか上昇するこ
とができないため、このバッファ回路（12）の次段に接
続される他の信号処理系のゲートは、Vdd−Vthを高レベ
ルの入力として認識しなくてはならない。一方、入力信
号Vinの信号レベルが長時間変化しないような信号が加
わった場合は、出力信号Voutの出力レベルがVddにまで
到達するため、次段の上記ゲートはVddの電圧を高レベ
ルとして認識できなくてはならない。しかし、一般に、
デジタル回路においては、信号レベルがランダムに切換
わる信号が入力信号Vinとして入力されるため、上記
現、信号パターンによって上限の出力レベル（高レベ
ル）が異なるという結果を招き、次段の信号処理におい
て誤動作を引起こすおそれがある。
切り換わるような信号である場合、出力信号Voutの出力
レベル、即ち高レベルは、Vdd−Vthまでしか上昇するこ
とができないため、このバッファ回路（12）の次段に接
続される他の信号処理系のゲートは、Vdd−Vthを高レベ
ルの入力として認識しなくてはならない。一方、入力信
号Vinの信号レベルが長時間変化しないような信号が加
わった場合は、出力信号Voutの出力レベルがVddにまで
到達するため、次段の上記ゲートはVddの電圧を高レベ
ルとして認識できなくてはならない。しかし、一般に、
デジタル回路においては、信号レベルがランダムに切換
わる信号が入力信号Vinとして入力されるため、上記
現、信号パターンによって上限の出力レベル（高レベ
ル）が異なるという結果を招き、次段の信号処理におい
て誤動作を引起こすおそれがある。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、入力信号に対する出力信号の応答
性が良好で、後段の信号処理における誤動作を確実に防
止することができる半導体集積回路を提供することにあ
る。
目的とするところは、入力信号に対する出力信号の応答
性が良好で、後段の信号処理における誤動作を確実に防
止することができる半導体集積回路を提供することにあ
る。
本発明は、入力信号Vinが供給される駆動素子Ｑと負
荷Ｒからなる増幅回路（DCFL（１））と、この増幅回路
（１）の出力信号VDSが供給される第１のスイッチング
素子Tr1と上記入力信号Vinが供給される第２のスイッチ
ング素子Tr2が直列に接続されてなるバッファ回路
（２）を有する半導体集積回路（Ａ）において、上記バ
ッファ回路（２）に第１の電源電圧Vddを供給すると共
に、上記増幅回路（１）に第２の電源電圧Vdd2を供給
し、更に、第２の電源電圧Vdd2を、第１の電源電圧Vdd
よりもバッファ回路（２）における第１のスイッチング
素子Tr1のしきい値電圧Vth以上高く設定して構成する。
荷Ｒからなる増幅回路（DCFL（１））と、この増幅回路
（１）の出力信号VDSが供給される第１のスイッチング
素子Tr1と上記入力信号Vinが供給される第２のスイッチ
ング素子Tr2が直列に接続されてなるバッファ回路
（２）を有する半導体集積回路（Ａ）において、上記バ
ッファ回路（２）に第１の電源電圧Vddを供給すると共
に、上記増幅回路（１）に第２の電源電圧Vdd2を供給
し、更に、第２の電源電圧Vdd2を、第１の電源電圧Vdd
よりもバッファ回路（２）における第１のスイッチング
素子Tr1のしきい値電圧Vth以上高く設定して構成する。
上述の本発明の構成によれば、増幅回路（１）とバッ
ファ回路（２）に供給される電源電圧を別系統にし、増
幅回路（１）に供給される第２の電源電圧Vdd2を、バッ
ファ回路（２）に供給される第１の電源電圧Vddよりも
バッファ回路（２）における第１のスイッチング素子T
r1のしきい値電圧Vth以上高く設定するようにしたの
で、駆動素子Ｑがオフした時におけるバッファ回路
（２）からの出力信号Voutの出力レベルを高速に第１の
電源電圧Vddまで持っていくことができ、入力信号Vinに
対する出力信号Voutの応答性が良好となる。また、入力
信号Vinの信号パターンによって出力信号Voutにおける
上限又は下限の出力レベルが変わるという現象が発生し
なくなるため、後段の信号処理における誤動作を引起こ
すことがない。
ファ回路（２）に供給される電源電圧を別系統にし、増
幅回路（１）に供給される第２の電源電圧Vdd2を、バッ
ファ回路（２）に供給される第１の電源電圧Vddよりも
バッファ回路（２）における第１のスイッチング素子T
r1のしきい値電圧Vth以上高く設定するようにしたの
で、駆動素子Ｑがオフした時におけるバッファ回路
（２）からの出力信号Voutの出力レベルを高速に第１の
電源電圧Vddまで持っていくことができ、入力信号Vinに
対する出力信号Voutの応答性が良好となる。また、入力
信号Vinの信号パターンによって出力信号Voutにおける
上限又は下限の出力レベルが変わるという現象が発生し
なくなるため、後段の信号処理における誤動作を引起こ
すことがない。
以下、第１図及び第２図を参照しながら本発明の実施
例を説明する。
例を説明する。
第１図は、本実施例に係る半導体集積回路（Ａ）を示
す回路図である。
す回路図である。
この半導体集積回路（Ａ）は、入力信号Vinが供給さ
れる駆動素子Ｑと線形負荷の抵抗Ｒからなる増幅回路、
即ちDCFL（１）と、第１及び第２のスイッチング素子T
rl及びTr2が直列に接続されてなるバッファ回路（２）
とを有して成り、また第１のスイッチング素子Tr1のゲ
ートには、DCFL（１）からの出力信号VDSが供給され、
第２のスイッチング素子Tr2のゲートには、入力信号Vin
が供給されるように接続されてなる。尚、φoutは、バ
ッファ回路（２）からの出力信号Voutが出力される出力
端子である。また、駆動素子Ｑと第１及び第２のスイッ
チング素子Tr1及びTr2はＮチャンネル型のFETで構成さ
れる。
れる駆動素子Ｑと線形負荷の抵抗Ｒからなる増幅回路、
即ちDCFL（１）と、第１及び第２のスイッチング素子T
rl及びTr2が直列に接続されてなるバッファ回路（２）
とを有して成り、また第１のスイッチング素子Tr1のゲ
ートには、DCFL（１）からの出力信号VDSが供給され、
第２のスイッチング素子Tr2のゲートには、入力信号Vin
が供給されるように接続されてなる。尚、φoutは、バ
ッファ回路（２）からの出力信号Voutが出力される出力
端子である。また、駆動素子Ｑと第１及び第２のスイッ
チング素子Tr1及びTr2はＮチャンネル型のFETで構成さ
れる。
しかして、本例においては、バッファ回路（２）にお
ける第１のスイッチング素子Tr1のドレインに第１の電
源電圧Vddを供給すると共に、DCFL（１）における駆動
素子Ｑのドレインに第２の電源電圧Vdd2を供給し、更
に、第２の電源電圧Vdd2を第１の電源電圧Vddよりもバ
ッファ回路（２）における第１のスイッチング素子Tr1
のしきい値電圧Vth以上高く設定してなる（Vdd2≧Vdd＋
Vth）。
ける第１のスイッチング素子Tr1のドレインに第１の電
源電圧Vddを供給すると共に、DCFL（１）における駆動
素子Ｑのドレインに第２の電源電圧Vdd2を供給し、更
に、第２の電源電圧Vdd2を第１の電源電圧Vddよりもバ
ッファ回路（２）における第１のスイッチング素子Tr1
のしきい値電圧Vth以上高く設定してなる（Vdd2≧Vdd＋
Vth）。
この実施例によれば、例えば第２図Ａで示すように、
DCFL（１）の駆動素子Ｑのゲートに加わる入力信号Vin
の信号レベルが高レベルから低レベルに切換って、バッ
ファ回路（２）における第２のスイッチング素子Tr2がD
CFL（１）における駆動素子Ｑと共にオフ状態となった
とき、抵抗Ｒによる電圧降下がなくなって、第１のスイ
ッチング素子Tr1のゲートには、第２の電源電圧Vdd2が
加わることになる。この場合、第２の電源電圧Vdd2が上
述の如くVdd2≧Vdd＋Vthの関係に設定されているため、
出力信号Voutの出力レベルは、Vdd−Vthで止まることな
く一気にVddまで上昇する。即ち、出力信号Voutの出力
レベルがVddまで上昇した後でも、第１のスイッチング
素子Tr1のソース・ゲート間には、そのしきい値電圧Vth
以上の電圧が加わっているために、第１のスイッチング
素子Tr1はオン状態を保ち続け、その結果、出力信号V
outの出力レベルは、スムーズにしかも高速に低レベル
からVddの高レベルまで上昇することになり、入力信号V
inに対する出力信号Voutの応答性が良好となる。従っ
て、出力信号Voutの出力レベルは、入力信号Vinにおけ
る低レベルの入力時間の長短に関係なく、一様にその高
レベルであるVddに到達し、後段の信号処理において、
出力信号Voutの出力レベルの変化に伴なう誤動作を確実
に防止することができる。
DCFL（１）の駆動素子Ｑのゲートに加わる入力信号Vin
の信号レベルが高レベルから低レベルに切換って、バッ
ファ回路（２）における第２のスイッチング素子Tr2がD
CFL（１）における駆動素子Ｑと共にオフ状態となった
とき、抵抗Ｒによる電圧降下がなくなって、第１のスイ
ッチング素子Tr1のゲートには、第２の電源電圧Vdd2が
加わることになる。この場合、第２の電源電圧Vdd2が上
述の如くVdd2≧Vdd＋Vthの関係に設定されているため、
出力信号Voutの出力レベルは、Vdd−Vthで止まることな
く一気にVddまで上昇する。即ち、出力信号Voutの出力
レベルがVddまで上昇した後でも、第１のスイッチング
素子Tr1のソース・ゲート間には、そのしきい値電圧Vth
以上の電圧が加わっているために、第１のスイッチング
素子Tr1はオン状態を保ち続け、その結果、出力信号V
outの出力レベルは、スムーズにしかも高速に低レベル
からVddの高レベルまで上昇することになり、入力信号V
inに対する出力信号Voutの応答性が良好となる。従っ
て、出力信号Voutの出力レベルは、入力信号Vinにおけ
る低レベルの入力時間の長短に関係なく、一様にその高
レベルであるVddに到達し、後段の信号処理において、
出力信号Voutの出力レベルの変化に伴なう誤動作を確実
に防止することができる。
また、抵抗Ｒの値を適当に大きくすることにより、第
２の電源電圧Vdd2を上述の如く高く設定したことによる
第１のスイッチング素子Tr1のゲートに加わるDCFL
（１）からの出力信号VDSの電圧上昇を抑えることがで
きる（特に、出力信号Voutが低レベル、即ち入力信号V
inが高レベルの時）。即ち、FETの出力特性と負荷線並
びにVDS＝Vdd2−RID（尚、VDSは駆動素子Ｑのドレイン
・ソース間電圧、IDはドレイン電流である）の関係によ
り、駆動素子Ｑのドレイン・ソース間電圧VDSは、ドレ
イン電流IDによる抵抗Ｒでの電圧降下分だけ、第２の電
源電圧Vdd2より低くなるため、抵抗Ｒの値を適当に大き
くすることにより、入力信号Vinが高レベルである場合
における第１のスイッチング素子Tr1の動作を完全にオ
フ状態にすることができ、バッファ回路（２）の消費電
力の増加を防ぐことができる。
２の電源電圧Vdd2を上述の如く高く設定したことによる
第１のスイッチング素子Tr1のゲートに加わるDCFL
（１）からの出力信号VDSの電圧上昇を抑えることがで
きる（特に、出力信号Voutが低レベル、即ち入力信号V
inが高レベルの時）。即ち、FETの出力特性と負荷線並
びにVDS＝Vdd2−RID（尚、VDSは駆動素子Ｑのドレイン
・ソース間電圧、IDはドレイン電流である）の関係によ
り、駆動素子Ｑのドレイン・ソース間電圧VDSは、ドレ
イン電流IDによる抵抗Ｒでの電圧降下分だけ、第２の電
源電圧Vdd2より低くなるため、抵抗Ｒの値を適当に大き
くすることにより、入力信号Vinが高レベルである場合
における第１のスイッチング素子Tr1の動作を完全にオ
フ状態にすることができ、バッファ回路（２）の消費電
力の増加を防ぐことができる。
尚、上記実施例では、抵抗Ｒとして線形負荷を用いた
が、その他、ゲート・ソース間を短絡したノーマリ・オ
ン型のFETによる非線形負荷を用いてもよい。
が、その他、ゲート・ソース間を短絡したノーマリ・オ
ン型のFETによる非線形負荷を用いてもよい。
また、上記実施例では、駆動素子Ｑと第１及び第２の
スイッチング素子Tr1及びTr2としてＮチャンネル型のFE
Tを用いた例を示したが、その他、Ｐチャンネル型のFET
を用いてもよい。この場合、第１及び第２の電源電圧V
dd及びVdd2の極性を上記例の場合の逆にすれば上記と同
様の効果を得ることができる。
スイッチング素子Tr1及びTr2としてＮチャンネル型のFE
Tを用いた例を示したが、その他、Ｐチャンネル型のFET
を用いてもよい。この場合、第１及び第２の電源電圧V
dd及びVdd2の極性を上記例の場合の逆にすれば上記と同
様の効果を得ることができる。
本発明に係る半導体集積回路によれば、入力信号に対
する出力信号の応答性が良好となり、後段の信号処理に
おける誤動作を確実に防止することができる。
する出力信号の応答性が良好となり、後段の信号処理に
おける誤動作を確実に防止することができる。
第１図は本実施例に係る半導体集積回路を示す回路図、
第２図は本実施例における入力信号に対する出力信号の
応答性を示す波形図、第３図は従来のDCFLを示す回路
図、第４図は従来例に係る半導体集積回路を示す回路
図、第５図は従来例における入力信号に対する出力信号
の応答性を示す波形図である。 （Ａ）は半導体集積回路、（１）はDCFL、（２）はバッ
ファ回路、Ｑは駆動素子、Ｒは抵抗、Tr1は第１のスイ
ッチング素子、Tr2は第２のスイッチング素子、Vddは第
１の電源電圧、Vdd2は第２の電源電圧である。
第２図は本実施例における入力信号に対する出力信号の
応答性を示す波形図、第３図は従来のDCFLを示す回路
図、第４図は従来例に係る半導体集積回路を示す回路
図、第５図は従来例における入力信号に対する出力信号
の応答性を示す波形図である。 （Ａ）は半導体集積回路、（１）はDCFL、（２）はバッ
ファ回路、Ｑは駆動素子、Ｒは抵抗、Tr1は第１のスイ
ッチング素子、Tr2は第２のスイッチング素子、Vddは第
１の電源電圧、Vdd2は第２の電源電圧である。
Claims (1)
- 【請求項１】入力信号が供給される駆動素子と負荷から
なる増幅回路と、該増幅回路の出力信号が供給される第
１のスイッチング素子と上記入力信号が供給される第２
のスイッチング素子が直列に接続されてなるバッファ回
路を有する半導体集積回路において、 上記バッファ回路に第１の電源電圧が供給されると共
に、上記増幅回路に第２の電源電圧が供給され、該第２
の電源電圧は、上記第１の電源電圧よりも上記バッファ
回路における上記第１のスイッチング素子のしきい値電
圧以上高く設定されていることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198440A JP2976497B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198440A JP2976497B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483424A JPH0483424A (ja) | 1992-03-17 |
| JP2976497B2 true JP2976497B2 (ja) | 1999-11-10 |
Family
ID=16391123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198440A Expired - Fee Related JP2976497B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976497B2 (ja) |
-
1990
- 1990-07-26 JP JP2198440A patent/JP2976497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0483424A (ja) | 1992-03-17 |
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