JPS63112893A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPS63112893A
JPS63112893A JP61257364A JP25736486A JPS63112893A JP S63112893 A JPS63112893 A JP S63112893A JP 61257364 A JP61257364 A JP 61257364A JP 25736486 A JP25736486 A JP 25736486A JP S63112893 A JPS63112893 A JP S63112893A
Authority
JP
Japan
Prior art keywords
output
type mosfet
output terminal
control signal
intermediate potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61257364A
Other languages
English (en)
Other versions
JPH0584597B2 (ja
Inventor
Akihiko Hirose
愛彦 広瀬
Tomohisa Wada
知久 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61257364A priority Critical patent/JPS63112893A/ja
Publication of JPS63112893A publication Critical patent/JPS63112893A/ja
Priority to US07/361,725 priority patent/US4988888A/en
Publication of JPH0584597B2 publication Critical patent/JPH0584597B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数ピント構成の半導体メモリの出力回路
に好適な半導体集積回路に関する。
〔従来の技術〕
複数ビット構成の半導体メモリのように、外部回路に対
する電流駆動能力の大きいトランジスタから成る出力回
路を複数個有する場合、これらの出力回路が同時に動作
することにより、電源線や接地線等のインダクタンスに
起因する大きな雑音が誘導され、データの誤書込みや発
振などの誤動作を引き起こすという問題がある。この問
題を解決するものとして、データの出力に先立って出力
端子を中間電位に設定することにより、出力変化に伴う
充放電電流のピーク値を低減させるという手段がある。
第３図は、このような中間電位設定回路の従来例を示す
ものであり、図において、１はＰ型ＭＯＳＦＥＴ　（Ｑ
３）とＮ型ＭＯＳＦＥＴ　（Ｑ４）とから成る出力ＭＯ
Ｓ　Ｆ　ＥＴ対、２ばＮ型ＭＯＳＦＥＴ　（Ｑ２）と（
Ｑｌ３）とから成る中間電位設定回路、Ｉ）　Ｐは第１
の出力制御信号、ＤＮは第２の出力制御信号、Ｐｓｉは
第３の出力制御信号、Ｄｏｕｔは出力端子、ｃｌ、は負
荷容量Ｖｃｃは電源線、ＧＮＤは接地線である。
次に動作について説明する。出力端子Ｄｏｕｔを中間電
位に設定するにあたっては、まず第１の出力制御信号Ｄ
Ｐを“Ｈ”に、第２の出力制御信号ＤＮを”Ｌ″にする
。この時出力ＭＯＳＦＥＴ対を構成するＭＯＳＦＥＴ　
（Ｑ３）、　　（Ｑ４）は共にオフ（非導通）であり、
出力端子Ｄｏｕｔは負荷容量ＣＬが充電状態か否かによ
り“Ｈ”または“Ｌ”のレベルに保たれている。次いで
第３の出力制御信号Ｐｓｉを“Ｈ”にする。この時、（
」）出力端子Ｄｏｕｔが始め“Ｌ”であった場合、Ｎ型
ＭＯＳＦＥＴ　（Ｑ２）のドレイン、ゲート。
ソースはそれぞれ“Ｈ”、”Ｈ”、’Ｌ”であるから、
該ＭＯＳＦＥＴ　（Ｑ２）はオン（導通）であり、これ
を介して第１の出力制御線ＤＰから負荷容量ＯＬへ充電
電流が流れ、出力端子Ｄｏｕｔの電位は上昇し始める。
（２）一方、Ｎ型ＭＯＳＦＥＴ　（Ｑｌ　３）のドレイ
ン、ゲート、ソースは始め“Ｌ”、”Ｈ”、Ｔ、″であ
るので、該ＭＯＳＦＥＴ　（Ｑｌ　３）はオフであるが
、ドレインである出力端子Ｄｏｕｔの電位が（］）で説
明したように上昇し始め、ＭＯＳＦＥＴ（Ｑｌ３）の闇
値電圧ｖｔｈを超えるとＭＯＳＦＥＴ（Ｑｌ３）もオン
となる。従って前記の充電電流の他にＭＯＳＦＥＴ　（
Ｑ２）と（Ｑｌ３）を貫通電流が流れることになる。こ
の時ＭＯＳＦＥＴ（Ｑｌ３）のソース電位はＬ″に固定
されるので、闇値電圧ｖｔｈは基板バイアス効果を受け
ず、ＭＯＳＦＥＴ　（Ｑｌ　３）のチャネル抵抗はドレ
インである出力端子Ｄｏｕｔが上昇するにつれてますま
ず小さくなる。ここで基板バイアス効果とは、基板が逆
バイアスされる、即ちＮ型ＭＯＳＦＥＴでは、ソース及
びドレイン電位が接地電位より上昇することにより、Ｐ
型ＭＯＳＦＥＴではソース及びドレイン電位が電源電位
より低下することにより闇値が増大しチャネル抵抗が増
大することを言う。他方、ＭＯＳＦＥＴ　（Ｑ２）のチ
ャネル抵抗は、オンした泊後が最小であり、ソースであ
る出力端子Ｄｏｕｔの電位が上昇するにつれてチャネル
抵抗も増大していく。このように中間電位設定信号Ｐｓ
ｉが入った当初から、ＭＯＳＦＥＴ　（Ｑ２）と（Ｑｌ
３）のチャネル抵抗値の和を大きくすることはできない
ので中間電位設定期間の初めから比較的大きな貫通電流
が流れることになる。
（３）結局、ＭＯＳＦＥＴ　（Ｑ２）と（０１３）のチ
ャネル抵抗は一定値に落着き、出力端子Ｄｏｕｔはこれ
らの抵抗値で決まる中間電位に設定される。
（４）出力端子Ｄｏｕｔが始めＨ”であった場合は、ま
ずＭＯＳＦＥＴ　（Ｑｌ　３）がオンし、これを介して
負荷容ＭＣ＋−から第２の出力制御線ＤＮへ放電電流が
流れ、出力端子Ｄｏｕｔの電位は低下し始める。
（５）　　一方、Ｎ型ＭＯＳＦＥＴ　（Ｑ２）は始めソ
ースとドレインが“Ｈ”であるためオフであるが、出力
端子Ｄｏｕｔの電位が低下し、ドレイン・ソース間電圧
が闇値電圧ｖｔｈより大きくなるとオンする。ただし、
このｖｔｈは前述の基板バイアス効果を受けており、オ
ンした後もＮ型ＭＯＳＦＥＴ　（Ｑ２）のチャネル抵抗
はＭＯＳＦＥＴ　（Ｑｌ　３）のそれよりも大きい。従
って、出力端子Ｄｏｕｔが“Ｈ”から中間電位に変化す
る時の貫通電流は出力端子Ｄｏｕｔが′Ｌ”から変化す
る時のそれに比べて少なくなる。
以上のように、出力端子が“■］”又は“Ｉ７”から中
間電位に設定された後、第３の出力制御信号ＰＳ１を“
Ｌ”に下げ、第１と第２の出力制御信号ＤＩ）、ＤＮの
電位を新たに設定して出力端子Ｄｏｕｔにデータを出力
する。
〔発明が解決しようとする問題点〕
しかし、この従来例では中間電位設定用のＭＯＳＦＥＴ
対を共にＮ型ＭＯ８ＦＥＴで構成しているため、これら
のＭＯＳＦＥＴを流れる貫通電流が比較的大きく、特に
出力を”　Ｌ”から中間電位に変化させる場合に消費す
る電流が太き（なるという問題があった。
この発明は上記のような問題に鑑みてなされたもので、
消費電流が少なく、かつ高速に動作することのできる中
間電位設定回路を有する半導体集積回路を得ることを目
的とする。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路は、出力ＭＯＳＦＥＴ対
を、第１のＰ型ＭＯ５ＦＥＴと第１のＮ型ＭＯＳ　Ｆ　
ＥＴとにより構成するとともに、中間電位設定回路を、
第２のＮ型ＭＯＳＦＥＴを上記第１のＰ型ＭＯＳＦＥＴ
のゲートと出力端子との間に接続し、第２のＰ型ＭＯＳ
　Ｆ　ＥＴを上記第１のＮ型ＭＯＳＦＥＴのゲートと出
力端子との間に接続して構成したものである。
〔作用〕
この発明においては、出力の変化に先立って印加される
中間電位設定信号により、出力端子を速やかに中間電位
に設定し、高速かつ低消費電流で動作させることができ
る。
〔発明の実施例〕
第１図はこの発明の一実施例による半導体集積回路を示
し、図において、１はＰ型ＭＯＳＦＥＴ（Ｑ３）とＮ型
ＭＯＳＦＥＴ　（Ｑ４）からなる出力ＭＯＳ　Ｆ　ＥＴ
対、２はＰ型ＭＯＳＦＥＴ　（Ｑｌ）とＮ型ＭＯＳＦＥ
Ｔ　（Ｑ２＞からなる中間電位設定回路、３はＰ型ＭＯ
ＳＦＥＴ　（Ｑ５．Ｑ６）とＮ型ＭＯＳＦＥＴ　（Ｑ７
．Ｑ８）からなるＮＡＮＤゲート、４はＰ型ＭＯ３ＦＦ
、Ｔ　（Ｑ９．ＱｌＯ）とＮ型ＭＯＳＦＥＴ　（Ｑｌ　
］、Ｑｌ　２）からなるＮＯＲゲーｌ−１５，６はイン
バータ、ＤＰは第１の出力制御信号、ＤＮは第２の出力
制御信号、ＰＳｌは第３の出力制御信号、ＰＳ２は第４
の出力制御信号、Ｄｉｎは入力端子、ＯＥは出力イネー
ブル信号、Ｄｏｕｔは出力端子、ＣＬは負荷容量である
。
次に上記実施例を第２図に示すタイミング図を用いて説
明する。出力イネーブル信号ＯＥを“Ｈ”から“Ｌ”に
下げると第１の出力制御信号ＤＰは“Ｈ”に第２の出力
制御信号ＤＮはＬ”となり、出力ＭＯＳ　Ｆ　ＥＴ対１
を構成するＰ型ＭＯＳＦＥＴ　（Ｑ３）とＮ型ＭＯＳＦ
ＥＴ　（Ｑ４）は共にオフとなる。この時出力端子Ｄｏ
ｕｔは負荷容量Ｃ１，が充電状態か否かにより“Ｈ”又
は′Ｌ”のレベルに保たれている。次いで第３の出力制
御信号Ｐｓｉを”Ｈ″にする。この時、 （１）出力端子Ｄｏｕｔが始め“′Ｌ”であった場合、
中間電位設定回路２を構成するＮ型ＭＯＳＦＥＴ（Ｑ２
）とＰ型ＭＯＳＦＥＴ　（Ｑｌ）の内、Ｎ型ＭＯＳＦＥ
Ｔ　（Ｑ２）のドレイン、デー１−．ソースのレベルは
それぞれ“■（”、′■（”、Ｌ″であるので該ＭＯＳ
　Ｆ　ＥＴは直ちにオンし、これを通して負荷容量ＣＬ
に充電電流が流れ、出力端子Ｄｏｕｔの電位は上昇し始
める。
（２）　　この時、第１の出力制御信号ＤＰの電位はＭ
ＯＳＦＥＴ　（Ｑ２）がオンしたことにより一時的に“
Ｉ（”より低くなり、この電位の低下量がＰ型ＭＯＳＦ
ＥＴ　（Ｑ３）の闇値より大きいとＰ型ＭＯＳＦＥＴ　
（Ｑ３）もオンし、該ＭＯＳＦＥＴ（Ｑ３）を通して流
れる充電電流も加わることにより出力端子Ｄｏｕｔは速
やかに中間電位に近づく。
（３）一方Ｐ型ＭＯＳＦＥＴ　（Ｑｌ）は中間電位設定
信号Ｐｓｉが“Ｈ″、従ってＭＯＳＦＥＴ　（Ｑｌ）の
ゲートが“Ｌ”となった直後はドレイン。
ゲート、ソースがそれぞれＩ、”、“Ｉ、”、“■４”
であるのでオフとなっているが出力端子の電位が上昇し
ドレイン・ソース間電圧が、ＭＯＳＦＥＴ（Ｑｌ）の闇
値電圧Ｖｔｐを超えるとオンし、ＭＯＳＦＥＴ　（Ｑ２
）と（Ｑｌ）を貫通電流が流れる。ここでＰ型ＭＯ５Ｆ
ＥＴ　（Ｑｌ）はソースとドレインが共に１１”より低
いレベルにあるため基板バイアス効果を受け、その闇値
電圧はゼロバイアス時（ソース又はドレインがＨ”に固
定）よりも大きくなっ°ζいる。従ってＰ型ＭＯＳＦＥ
Ｔ（Ｑｌ）はＮ型ＭＯ５ＦＥＴ　（Ｑ２）よりも遅れて
オンし、かつＰ型ＭＯＳＦＥＴ　（Ｑｌ）　のチャネル
抵抗が基板バイアス効果を受けてＮ型Ｍ○５ＦＥＴ　（
Ｑ２）よりも高いため、従来例のように中間電位設定回
路２をＮ型のＭＯＳＦＥＴだけで構成した場合に比べて
ＭｉＪ１電流は少ない。なお、Ｐ型ＭＯＳＦＥＴ　（Ｑ
ｌ）がオンすると、第２の出力制御信号ＤＮの電圧は“
Ｌ”から上昇するが、Ｐ型ＭＯＳＦＥＴ　（Ｑｌ）のチ
ャネル抵抗が高いため、Ｎ型ＭＯ３ＦＥ”ｒ（Ｑ４）の
闇値電圧までは上昇せず、出力Ｍ　ＯＳ　Ｆ　Ｆ、　Ｔ
対（Ｑ３．Ｑ４）を貫通電流が流れることはない。
（４）出力端子Ｄｏｕｔが始め“Ｉ−１”であった場合
は、Ｐ型ＭＯＳＦＥＴ　（Ｑｌ）は中間電位設定信号Ｐ
Ｓ１が“Ｈ”になると直ちにオンしこれを通して負荷容
ｉＣ＋−から放電電流が流れ、出力端子Ｄｏｕｔの電位
が“■１”から低下し始める。この時、第２の出力制御
信号ＤＮば“Ｌ”から−時的に上昇し、Ｎ型ＭＯＳＦＥ
Ｔ　（Ｑ４．）もオンするので、該ＭＯＳＦＥＴ　（Ｑ
４）を介した放電電流も加わり、出力端子Ｄｏｕｔは速
やかに中間電位に近づく。
（５）一方、Ｎ型ＭＯＳＦＥＴ　（Ｑ２）は出力端子Ｄ
ｏｕｔの電位が低下し、ドレイン・ソース間電圧が該Ｍ
ＯＳＦＥＴ　（Ｑ２）の闇値電圧ｖｔｈを超えてからオ
ンするが該ＭＯＳＦＥＴ　（Ｑ２）のソースとドレイン
が共に”Ｌ”より高いレベルにあるため基板バイアス効
果により、前記ｖｔｈはばゼロバイアス時（ソース又は
ドレインが”Ｌ”に固定）よりも大きくなっている。従
ってＮ型ＭＯＳＦＥＴ　（Ｑ２）はＰ型ＭＯ５ＦＥＴ　
（Ｑｌ）よりも遅れてオンし、かつ基板バイアス効果を
受けてＭＯＳＦＥＴ　（Ｑ２）のチャネル抵抗がＭＯＳ
ＦＥＴ　（Ｑｌ）よりも高なるため、貫通電流は少ない
。なお、ＭＯＳＦＥＴ　（Ｑ２）のオンにより、第１の
出力制御信号ＤＰの電位は“１１”から低下するが、Ｍ
ＯＳＦＥＴ　（Ｑ２）のチャネル抵抗が高いため、ここ
での電位低下量はＰ型ＭＯ５ＦＥＴ　（Ｑ３）の闇値電
圧以上にはならず、出力ＭＯＳＦＥＴ対（Ｑ３．Ｑ４）
を貫通電流が流れることはない。
以上のように、出力端子が始め“Ｈ”と“Ｌ”のどちら
であっても、出力イネーブル信号ＯＥを“Ｌ”に、第３
の出力制御信号Ｐｓｉを”Ｈ”にすることで、出力端子
Ｄｏｕｔは、Ｐ型ＭＯＳＦＥＴ（Ｑｌ）とＮ型ＭＯＳＦ
ＥＴ　（Ｑ２）の抵抗分割で決まる中間電位に速やかに
設定される。しかるのちムこ、第３の出力制御信号Ｐｓ
ｉを”Ｌ”に出力イネーブル信号ＯＥを“Ｈ”にすると
入力端子Ｄｉｎのレベルに応じて出力端子ＤｏｕｔはＨ
”又はＬ”になる。
このようにデータが出力される時は、出力端子は必ず中
間電位から変化するので、出力に要する時間が短縮され
、かつ出力変化に伴う充放電電流のピーク値が小さくな
り、電源線や接地線に誘導される雑音が低減される。
なお、上記実施例では、中間電位設定期間において、第
１の出力制御信号ＤＰと第２の出力制御信号ＤＮをそれ
ぞれ“Ｈ”と“Ｌ”にするため、ＮＡＮＤゲート３．Ｎ
ＯＲゲート４を介して出力イネーブル信号○Ｅを制御す
るようにしたが、この制御手段はＤＰ、ＤＮを（“Ｈ″
、Ｈ″）。
（“Ｌ”、”Ｌ”）、（“Ｈ”、“Ｈ″）の３通りに設
定できるものであればどのような回路構成のものであっ
てもよい。
また、上記実施例における第３の出力制御信号Ｐｓｉと
第４の出力制御信号ＰＳ２は互いに論理値の異なる相補
性信号対であればよく、一定期間、Ｎ型ＭＯＳＦＥＴ　
（Ｑ２）のゲートを“Ｉ（”に、Ｐ型ＭＯ５ＦＥＴ　（
Ｑｌ）のゲートを”Ｌ”に設定できる回路構成であれば
よい。
〔発明の効果〕
以上のように、この発明に係る半導体集積回路によれば
、出力ＭＯＳＦＥＴ対と、出力変化に先立って出力端子
を中間電位に設定する中間電位設定回路とを備えた回路
において、該中間電位の設定を貫通電流を増大させるこ
となく行なうことができるようにしたので、高速にデー
タを出力でき、かつ負荷容量の充放電電流のピーク値を
低減し、誘導される雑音を低減できる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体集積回路を示
す回路構成図、第２図は上記実施例の動作を説明するた
めのタイミング図、第３図は従来の半導体集積回路を示
す回路構成図である。 図において、■は出力ＭＯＳ　Ｆ　ＥＴ対、２は中間電
位設定回路、３はＮＡＮＤゲート１４はＮ。 Ｒゲート、５．６はインバータ、ＤＰは第１の出力制御
信号、ＤＮは第２の出力制御信号、Ｐｓｉは第３の出力
制御信号、ＰＳ２は第４の出力制御信号、ＯＥは出力イ
ネーブル信号、Ｄｉｎは入力端子、Ｄｏｕｔは出力端子
、Ｑｌ、Ｑ３．Ｑ５．Ｑ６゜Ｑ９．ＱＩＯはＰ型ＭＯＳ
ＦＥＴＸＱ２．Ｑ４゜Ｑ７．Ｑ８．Ｑｌｌ、Ｑ１２．Ｑ
１３はＮ型ＭＯＳＦＥＴ、、ＣＬは負荷容量、Ｖｃｃは
電源線、ＧＮＤは接地線である。

Claims (3)

    【特許請求の範囲】
  1. （１）第１ないし第４の異なる出力制御信号によって制
    御され信号を出力端子に出力する出力ＭＯＳＦＥＴ対と
    、 該出力ＭＯＳＦＥＴ対の前段に設けられ、出力の変化に
    先立って印加される中間電位設定信号により上記出力端
    子を中間電位に設定する中間電位設定回路とを備えたこ
    とを特徴とする半導体集積回路。
  2. （２）上記出力ＭＯＳＦＥＴ対は第１のＰ型ＭＯＳＦＥ
    Ｔと第１のＮ型ＭＯＳＦＥＴとで構成され、該第１のＰ
    型ＭＯＳＦＥＴのソースは電源線に、ドレインは出力端
    子に、ゲートは第１の出力制御信号に接続され、上記第
    １のＮ型ＭＯＳＦＥＴのソースは接地線に、ドレインは
    出力端子に、ゲートは第２の出力制御信号に接続されて
    いることを特徴とする特許請求の範囲第１項記載の半導
    体集積回路。
  3. （３）上記中間電位設定回路は、第２のＮ型ＭＯＳＦＥ
    Ｔと第２のＰ型ＭＯＳＦＥＴとで構成され、該第２のＮ
    型ＭＯＳＦＥＴのソースは上記出力端子に、ドレインは
    上記第１の出力制御信号に、ゲートは第３の出力制御信
    号に接続され、上記第２のＰ型ＭＯＳＦＥＴのソースは
    上記出力端子に、ドレインは上記第２の出力制御信号に
    、ゲートは第４の出力制御信号に接続され、上記第３の
    出力制御信号と第４の出力制御信号は互いに論理値の異
    なる相補性信号対であることを特徴とする特許請求の範
    囲第１項又は第２項記載の半導体集積回路。
JP61257364A 1986-10-28 1986-10-28 半導体集積回路 Granted JPS63112893A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61257364A JPS63112893A (ja) 1986-10-28 1986-10-28 半導体集積回路
US07/361,725 US4988888A (en) 1986-10-28 1989-06-05 CMOS output circuit with intermediate potential setting means

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61257364A JPS63112893A (ja) 1986-10-28 1986-10-28 半導体集積回路

Publications (2)

Publication Number Publication Date
JPS63112893A true JPS63112893A (ja) 1988-05-17
JPH0584597B2 JPH0584597B2 (ja) 1993-12-02

Family

ID=17305354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61257364A Granted JPS63112893A (ja) 1986-10-28 1986-10-28 半導体集積回路

Country Status (2)

Country Link
US (1) US4988888A (ja)
JP (1) JPS63112893A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0455002A2 (en) * 1990-04-27 1991-11-06 STMicroelectronics S.r.l. A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the CMOS type
US6018256A (en) * 1995-07-07 2000-01-25 Seiko Epson Corporation Output circuit and electronic apparatus using the same
US6489808B2 (en) 1999-04-08 2002-12-03 Nec Corporation Buffer circuit capable of carrying out interface with a high speed

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2883625B2 (ja) * 1989-03-30 1999-04-19 株式会社東芝 Ｍｏｓ型充電回路
US5264743A (en) * 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5083051A (en) * 1990-02-26 1992-01-21 Motorola, Inc. Output driver circuit with improved output stage biasing
US5132564A (en) * 1990-07-27 1992-07-21 North American Philips Corp. Bus driver circuit with low on-chip dissipation and/or pre-biasing of output terminal during live insertion
JP2900559B2 (ja) * 1990-08-09 1999-06-02 日本電気株式会社 データ出力回路
US5124577A (en) * 1990-09-28 1992-06-23 Benchmarq Microelectronics, Inc. Circuit for presetting the voltage of an output terminal
US5170078A (en) * 1990-10-22 1992-12-08 Gould Inc. Highly stable high-voltage output buffer using CMOS technology
JP2922028B2 (ja) * 1991-08-30 1999-07-19 株式会社東芝 半導体集積回路の出力回路
US5159210A (en) * 1991-09-27 1992-10-27 Cyrix Corporation Line precharging circuits and methods
KR940008718B1 (ko) * 1991-10-25 1994-09-26 삼성전자 주식회사 직류 전류를 제거한 데이타 출력버퍼
US5245230A (en) * 1992-03-06 1993-09-14 Ohri Kul B Low substrate injection n-channel output stage
US5280204A (en) * 1992-07-02 1994-01-18 International Business Machines Corporation ECI compatible CMOS off-chip driver using feedback to set output levels
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
KR960006911B1 (ko) * 1992-12-31 1996-05-25 현대전자산업주식회사 데이타 출력버퍼
US5500817A (en) * 1993-01-21 1996-03-19 Micron Technology, Inc. True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions
US5369316A (en) * 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal
US5453705A (en) * 1993-12-21 1995-09-26 International Business Machines Corporation Reduced power VLSI chip and driver circuit
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
US5831908A (en) * 1994-07-29 1998-11-03 Nkk Corporation Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit
US5698994A (en) * 1994-07-29 1997-12-16 Nkk Corporation Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit
US5654648A (en) * 1995-03-06 1997-08-05 Alliance Semiconductor Corporation Output buffer circuit with low power pre-output drive
US5684410A (en) * 1995-07-03 1997-11-04 Guo; Frank Tzen-Wen Preconditioning of output buffers
KR100202645B1 (ko) * 1995-12-21 1999-06-15 문정환 프리차지회로를 내장한 씨모스 출력회로
US5917361A (en) * 1996-12-20 1999-06-29 Vlsi, Technology Method and apparatus for reducing noise in an output buffer
US5999469A (en) * 1998-03-04 1999-12-07 Lsi Logic Corporation Sense time reduction using midlevel precharge
US6225824B1 (en) * 1999-03-08 2001-05-01 Texas Instruments Incorporated High speed output buffer for high/low voltage operation
US6281719B1 (en) 1999-10-29 2001-08-28 Macronix International Co., Ltd. Output pad precharge circuit for semiconductor devices
US6501293B2 (en) * 1999-11-12 2002-12-31 International Business Machines Corporation Method and apparatus for programmable active termination of input/output devices
US6549036B1 (en) 2000-05-31 2003-04-15 Micron Technology, Inc. Simple output buffer drive strength calibration
KR100930414B1 (ko) * 2008-05-08 2009-12-08 주식회사 하이닉스반도체 데이터 출력 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4329600A (en) * 1979-10-15 1982-05-11 Rca Corporation Overload protection circuit for output driver
JPS5746536A (en) * 1980-09-04 1982-03-17 Matsushita Electric Ind Co Ltd Gate circuit
US4477741A (en) * 1982-03-29 1984-10-16 International Business Machines Corporation Dynamic output impedance for 3-state drivers
JPS59181829A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 半導体素子の出力バツフア回路
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
US4567378A (en) * 1984-06-13 1986-01-28 International Business Machines Corporation Driver circuit for controlling signal rise and fall in field effect transistor processors
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0455002A2 (en) * 1990-04-27 1991-11-06 STMicroelectronics S.r.l. A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the CMOS type
EP0455002A3 (en) * 1990-04-27 1991-11-21 St Microelectronics Srl A data output stage of the buffer type, having reduced noise to ground, for logic circuits of the cmos type
US6018256A (en) * 1995-07-07 2000-01-25 Seiko Epson Corporation Output circuit and electronic apparatus using the same
US6489808B2 (en) 1999-04-08 2002-12-03 Nec Corporation Buffer circuit capable of carrying out interface with a high speed

Also Published As

Publication number Publication date
JPH0584597B2 (ja) 1993-12-02
US4988888A (en) 1991-01-29

Similar Documents

Publication Publication Date Title
JPS63112893A (ja) 半導体集積回路
US6459322B1 (en) Level adjustment circuit and data output circuit thereof
US5073726A (en) Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit
US7224186B2 (en) Semiconductor circuit device
EP1239591B1 (en) Input circuit for an integrated circuit
EP0463854B1 (en) Clocked driver circuit
JPH0158896B2 (ja)
JPS62194729A (ja) デジタル・スイツチ回路
US5239211A (en) Output buffer circuit
US20040108874A1 (en) System and method for obtaining hysteresis through body substrate control
US5563542A (en) Output circuit for gunning transceiver logic
US6452827B1 (en) I/O circuit of semiconductor integrated device
KR930007560B1 (ko) 출력회로
JP2871902B2 (ja) 電流セル回路
CN111313879B (zh) 一种延时电路
JPH1127137A (ja) 半導体集積回路
JPH06132806A (ja) Ｃｍｏｓ出力バッファ回路
JP3516569B2 (ja) 出力回路
JPH0212867A (ja) 半導体集積回路
JP2541289B2 (ja) 出力回路
JPS63119323A (ja) 絶縁ゲ−ト型出力バツフア回路
JPH08274606A (ja) 出力バッファ回路
JP2976497B2 (ja) 半導体集積回路
JPH0437216A (ja) 半導体集積回路装置
JPH0834424B2 (ja) 出力回路