JPH0437216A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0437216A JPH0437216A JP2144838A JP14483890A JPH0437216A JP H0437216 A JPH0437216 A JP H0437216A JP 2144838 A JP2144838 A JP 2144838A JP 14483890 A JP14483890 A JP 14483890A JP H0437216 A JPH0437216 A JP H0437216A
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- JP
- Japan
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- transistor
- gate
- turned
- transfer gate
- channel mos
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000000872 buffer Substances 0.000 abstract description 13
- 230000000630 rising effect Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は出力バッファの出力波形の立ち上り、立ち下
り時間を制御する半導体集積回路装置に関するものであ
る。
り時間を制御する半導体集積回路装置に関するものであ
る。
第２図は従来の出力バッ７アの回賭図である。
図において、（１）は第１のｐｃｈＭＯｓ ）ランジス
タ、（２）は第１のΩｃｈＭＯ３トランジスタ、（６）
はインバータ、Ａ点は入力端子、Ｂ点は出力端子である
。
タ、（２）は第１のΩｃｈＭＯ３トランジスタ、（６）
はインバータ、Ａ点は入力端子、Ｂ点は出力端子である
。
従来の出力バッファは以上のように構成されていたので
、入力信号が変化すると、インバータ（６）を通じてｐ
ｃｈＭＯｓ トランジスタ（１）および、ｎｃｈＭＯＳ
トランジスタ（２）が同時にオン状態になり、貫通電流
が流れるだけでなく、出力バッファが高速に動作すると
、出力波形にリンギングが発生し、次段に接続される集
積回路の誤動作を引き起こし、また、多数の出力バッフ
ァが同時に変化すると、出力負荷容量を充電、放電する
ｉ流ＩＣに流れ、ＩＣが有する電源のインピーダンスの
影響によシ、電源電位の降下、接地電位の上昇を引き起
こし、ＩＣの誤動作を引き起こすという問題点があった
。
、入力信号が変化すると、インバータ（６）を通じてｐ
ｃｈＭＯｓ トランジスタ（１）および、ｎｃｈＭＯＳ
トランジスタ（２）が同時にオン状態になり、貫通電流
が流れるだけでなく、出力バッファが高速に動作すると
、出力波形にリンギングが発生し、次段に接続される集
積回路の誤動作を引き起こし、また、多数の出力バッフ
ァが同時に変化すると、出力負荷容量を充電、放電する
ｉ流ＩＣに流れ、ＩＣが有する電源のインピーダンスの
影響によシ、電源電位の降下、接地電位の上昇を引き起
こし、ＩＣの誤動作を引き起こすという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、出力バッファ動作時の貫通電流を防止できる
とともに、出力波形のリンギングを抑え、充放ｗｔ電流
を低減しＩＣの誤動作を防ぐことができる出力バッファ
を得ることを目的とする０ 〔課題を解決するための手段〕 この発明に係る出力バッファは、トランスファゲートを
付加したものである。
たもので、出力バッファ動作時の貫通電流を防止できる
とともに、出力波形のリンギングを抑え、充放ｗｔ電流
を低減しＩＣの誤動作を防ぐことができる出力バッファ
を得ることを目的とする０ 〔課題を解決するための手段〕 この発明に係る出力バッファは、トランスファゲートを
付加したものである。
以下、この発明の一実施例を図について説明するＱ
第１図はこの発明の一実施例を示す出力バッファの回路
図である。
図である。
図において、（１）は第１のｐｃｈＭＯ８）ランジスタ
、（２）は第１のｎｃｈＭＯ８）ランジスメ、（３）は
第２のｐｃｈＭＯ８）ランジスタ、（４）は第２のｎｃ
ｈＭＯＳトランジスタ、（５）はトランスファゲートで
、そのドレイン電極は、第１のｐｃｈＭＯ８トランジス
タ（１）のゲート電極および、第２のｐｃｈＭＯ８）ラ
ンジスタ（３）のドレイン電極に接続されておシ、トラ
ンスフアゲ−） （５）の他方のドレイン電極は、第１
のｎ ｃ ｈＭｏ Ｓトランジスタ（２）のゲート電極
および、第２のｎｏｈＭＯ８）ランジスタ（４）のドレ
イン電極に接続され、トランスファゲート（５）の−力
のゲート電極は接地電位に接続され、他方のゲート電極
は制御端子Ｃに接続され、第２のｐｃｈＭＯ３）ランジ
スタ（３）および、第２のｎｃｈＭＯＳトランジスタ（
４）の各ゲート電極は相互接続され、入力端子Ａに接続
されている。
、（２）は第１のｎｃｈＭＯ８）ランジスメ、（３）は
第２のｐｃｈＭＯ８）ランジスタ、（４）は第２のｎｃ
ｈＭＯＳトランジスタ、（５）はトランスファゲートで
、そのドレイン電極は、第１のｐｃｈＭＯ８トランジス
タ（１）のゲート電極および、第２のｐｃｈＭＯ８）ラ
ンジスタ（３）のドレイン電極に接続されておシ、トラ
ンスフアゲ−） （５）の他方のドレイン電極は、第１
のｎ ｃ ｈＭｏ Ｓトランジスタ（２）のゲート電極
および、第２のｎｏｈＭＯ８）ランジスタ（４）のドレ
イン電極に接続され、トランスファゲート（５）の−力
のゲート電極は接地電位に接続され、他方のゲート電極
は制御端子Ｃに接続され、第２のｐｃｈＭＯ３）ランジ
スタ（３）および、第２のｎｃｈＭＯＳトランジスタ（
４）の各ゲート電極は相互接続され、入力端子Ａに接続
されている。
本実施例の出力バッファは以上のように構成されており
、以下の説明のように動作をする。
、以下の説明のように動作をする。
まず、初期状態として入力に電源電位が印加された場合
、第２のｐｃｈＭＯ８）ランジスタ（３ンがオフ状態、
第２のｎｃｈＭＯＳトランジスタ（４）がオン状態とな
り、第１のｐｃｈＭＯ３）ランジスタ（１）がオン状態
、第１のｎｃｈＭＯＳトランジスタ（２）がオフ状態と
なることから、出力には電源電位が出力されるっ次に、
入力が電源電位から接地電位に変化すると、第２のｐｃ
ｈＭＯ８）ランジスタ（３）はオン状態、第２のｎｃｈ
ＭＯＳトランジスタ（４）はオフ状態となることから、
第１のｐｃｈＭＯ８）ランジスタ（１）はオフ状態とな
る。この時、第１のｎｃｈＭＯ８’ｐランジスタ（２）
がオン状態になるまでには、トランスフアゲ−１−（５
）の抵抗分および、第１のｎｃｈＭＯ３）ランジスタ（
２）のゲート容量等の容量成分による時間差が生じるた
め、第１のｐｃｈＭＯ３トランジスタ（１）と第１のｎ
ｃｈＭＯＳトランジスタ（２）が同時にオン状態になる
ことがないため、出力信号変化時に貫通電流は流れない
だけでなく、出力波形の立ち下り時間が大きくなること
により、出力端子Ｂの負荷容量による放電電流が抑えら
れ、ＩＣの誤動作を防ぐことができる。また、この時、
制御端子Ｃの入力電位を変えることにより、トランスフ
ァゲート（５）の抵抗値を変えることができ、出力波形
の立ち下プ時間を制御することができる。
、第２のｐｃｈＭＯ８）ランジスタ（３ンがオフ状態、
第２のｎｃｈＭＯＳトランジスタ（４）がオン状態とな
り、第１のｐｃｈＭＯ３）ランジスタ（１）がオン状態
、第１のｎｃｈＭＯＳトランジスタ（２）がオフ状態と
なることから、出力には電源電位が出力されるっ次に、
入力が電源電位から接地電位に変化すると、第２のｐｃ
ｈＭＯ８）ランジスタ（３）はオン状態、第２のｎｃｈ
ＭＯＳトランジスタ（４）はオフ状態となることから、
第１のｐｃｈＭＯ８）ランジスタ（１）はオフ状態とな
る。この時、第１のｎｃｈＭＯ８’ｐランジスタ（２）
がオン状態になるまでには、トランスフアゲ−１−（５
）の抵抗分および、第１のｎｃｈＭＯ３）ランジスタ（
２）のゲート容量等の容量成分による時間差が生じるた
め、第１のｐｃｈＭＯ３トランジスタ（１）と第１のｎ
ｃｈＭＯＳトランジスタ（２）が同時にオン状態になる
ことがないため、出力信号変化時に貫通電流は流れない
だけでなく、出力波形の立ち下り時間が大きくなること
により、出力端子Ｂの負荷容量による放電電流が抑えら
れ、ＩＣの誤動作を防ぐことができる。また、この時、
制御端子Ｃの入力電位を変えることにより、トランスフ
ァゲート（５）の抵抗値を変えることができ、出力波形
の立ち下プ時間を制御することができる。
次に、入力が接地電位から電源電位に変化すると、第２
のｎｃｈＭＯ３）ランジスタ（４）はオン状態、第２の
ｐｃｈＭＯ８）ランジスタ（３ンはオフ状態となること
から、第１のｎｃｈＭＯＳトランジスタ（２）はオフ状
態となる。この時、第１のｐｃｈＭＯ８）ランジスタ（
１）がオン状態になるまでには、トランスフアゲ−ト（
５）の抵抗分訃よび、第１のｐｃｈＭＯ８）ランジスタ
（１）のゲート容量等の容量成分による時間差が生じる
ため、第１のｎｃｈＭＯ６）ランジスタ（２）と第１の
ｐｃｈＭＯ８）ランジスタ（１）が同時にオン状態とな
ることがないため、出力信号変化時に貫通電流は流れな
いだけでなく、出力波形の立ち上り時間が大きくなるこ
とにより、出力端子Ｂの負荷容量による充！電流が抑え
られ、工０の誤動作を防ぐことができる。また、この時
、制御端子Ｃの入力電位を変えることにより、トランス
ファゲート（５）の抵抗値を変えることができ、出力波
形の立ち上り時間を制御することができる。
のｎｃｈＭＯ３）ランジスタ（４）はオン状態、第２の
ｐｃｈＭＯ８）ランジスタ（３ンはオフ状態となること
から、第１のｎｃｈＭＯＳトランジスタ（２）はオフ状
態となる。この時、第１のｐｃｈＭＯ８）ランジスタ（
１）がオン状態になるまでには、トランスフアゲ−ト（
５）の抵抗分訃よび、第１のｐｃｈＭＯ８）ランジスタ
（１）のゲート容量等の容量成分による時間差が生じる
ため、第１のｎｃｈＭＯ６）ランジスタ（２）と第１の
ｐｃｈＭＯ８）ランジスタ（１）が同時にオン状態とな
ることがないため、出力信号変化時に貫通電流は流れな
いだけでなく、出力波形の立ち上り時間が大きくなるこ
とにより、出力端子Ｂの負荷容量による充！電流が抑え
られ、工０の誤動作を防ぐことができる。また、この時
、制御端子Ｃの入力電位を変えることにより、トランス
ファゲート（５）の抵抗値を変えることができ、出力波
形の立ち上り時間を制御することができる。
以上のようにこの発明によれば、トランスファゲートを
付加し、このトランスファゲートのゲート電圧を外部か
ら制御することにより、出力波形の立ち上り、立ち下９
時間の設定を変化させることが可能となシ、信号変化時
に流れる貫通電流、出力波形のリンギングを制御するこ
とができるという効果がおる。
付加し、このトランスファゲートのゲート電圧を外部か
ら制御することにより、出力波形の立ち上り、立ち下９
時間の設定を変化させることが可能となシ、信号変化時
に流れる貫通電流、出力波形のリンギングを制御するこ
とができるという効果がおる。
第１図はこの発明の一実施例を示す出力バッファの回路
図、第２図は従来の出力バッファの回路図である。 図において、（１） 、 （３）はｐｃｈＭＯ３）ラン
ジスタ、（２）、（慣はｎｃｈＭＯＳトランジスタ、（
５）はトランスフアゲ−） 、（６）はインバータを示
す。 なお、図中、同一符号は同一 または相当部分を示す。
図、第２図は従来の出力バッファの回路図である。 図において、（１） 、 （３）はｐｃｈＭＯ３）ラン
ジスタ、（２）、（慣はｎｃｈＭＯＳトランジスタ、（
５）はトランスフアゲ−） 、（６）はインバータを示
す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ソース電極を第１の電源電位に接続された第１のｐｃｈ
ＭＯＳトランジスタと、この第１のｐｃｈＭＯＳトラン
ジスタのドレイン電極と電気的に接続されたドレイン電
極を持ち、ソース電極を第２の電源電位に接続された第
１のｎｃｈＭＯＳトランジスタを有し、前記第１のｐｃ
ｈＭＯＳトランジスタのゲート電極と電気的に接続され
たドレイン電極を有する第２のｐｃｈＭＯＳトランジス
タおよびトランスファゲートを有し、前記トランスファ
ゲートの他方のドレイン電極は前記第１のｎｃｈＭＯＳ
トランジスタのゲート電極および、第２のｎｃｈＭＯＳ
トランジスタのドレイン電極に接続され、前記第２のｐ
ｃｈＭＯＳトランジスタおよび第２のｎｃｈＭＯＳトラ
ンジスタの各ゲート電極は電気的に接続され、前記トラ
ンスファゲートの一方のゲート電極は、第２の電源電位
に接続され、他方のゲート電極は外部からの制御端子に
接続されたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144838A JPH0437216A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144838A JPH0437216A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437216A true JPH0437216A (ja) | 1992-02-07 |
Family
ID=15371612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144838A Pending JPH0437216A (ja) | 1990-05-31 | 1990-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552719A (en) * | 1993-12-24 | 1996-09-03 | Nec Corporation | Output buffer circuit having gate voltage control circuit of gate current controlling transistor connected to output transistor |
-
1990
- 1990-05-31 JP JP2144838A patent/JPH0437216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552719A (en) * | 1993-12-24 | 1996-09-03 | Nec Corporation | Output buffer circuit having gate voltage control circuit of gate current controlling transistor connected to output transistor |
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