JPH04165709A - Ｒｓフリップフロップ回路 - Google Patents
Ｒｓフリップフロップ回路Info
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- JPH04165709A JPH04165709A JP2291631A JP29163190A JPH04165709A JP H04165709 A JPH04165709 A JP H04165709A JP 2291631 A JP2291631 A JP 2291631A JP 29163190 A JP29163190 A JP 29163190A JP H04165709 A JPH04165709 A JP H04165709A
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Links
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路におけるＲ８７９７１７０７
１回路に関し、特にセット、リセットの同時成立を避け
たＲ８７９７１７０７１回路に関する。
１回路に関し、特にセット、リセットの同時成立を避け
たＲ８７９７１７０７１回路に関する。
従来の技術におけるＲ８７９７１７０７１回路として、
例えば第５図に示す回路図の構成があった。
例えば第５図に示す回路図の構成があった。
このＲ８７９７１７０７１回路は、入力端子１５を第１
のＮＯＲ回路１８の第１の入力およびインバータ回路１
７の入力に接続し、インバータ回路１７の出力を第２の
ＮＯＲ回路１９の第１の入力に接続し、ストローブ入力
端子１６を第１のＮＯＲ回路１８の第２の入力および第
２のＮＯＲ回路１９の第２の入力に接続し、第１のＮＯ
Ｒ回路１８の出力を第３のＮＯＲ回路２０の第１の入力
に接続し、第３のＮＯＲ回路２０の出力を第４のＮＯＲ
回路２１の第１の入力および第１の出力端子９に接続し
、第２のＮＯＲ回路１９の出力を第４のＮＯＲ回路２１
の第２の入力に接続し、第４のＮＯＲ回路２１の出力を
第３のＮＯＲ回路２０の第２の入力および第２の出力端
子１０に接続している。ここでＮＯＲ回路２０及び２１
がフリップフロップ内部回路を構成している。又、入力
端子１５はセット及びリセットの入力を行ない、ストロ
ーブ入力端子１６はストローブの入力を行なう。
のＮＯＲ回路１８の第１の入力およびインバータ回路１
７の入力に接続し、インバータ回路１７の出力を第２の
ＮＯＲ回路１９の第１の入力に接続し、ストローブ入力
端子１６を第１のＮＯＲ回路１８の第２の入力および第
２のＮＯＲ回路１９の第２の入力に接続し、第１のＮＯ
Ｒ回路１８の出力を第３のＮＯＲ回路２０の第１の入力
に接続し、第３のＮＯＲ回路２０の出力を第４のＮＯＲ
回路２１の第１の入力および第１の出力端子９に接続し
、第２のＮＯＲ回路１９の出力を第４のＮＯＲ回路２１
の第２の入力に接続し、第４のＮＯＲ回路２１の出力を
第３のＮＯＲ回路２０の第２の入力および第２の出力端
子１０に接続している。ここでＮＯＲ回路２０及び２１
がフリップフロップ内部回路を構成している。又、入力
端子１５はセット及びリセットの入力を行ない、ストロ
ーブ入力端子１６はストローブの入力を行なう。
以下、図面を参照して従来のＲ８７９７１７０７１回路
の動作を説明する。
の動作を説明する。
セット及びリセット入力が“１”でフリップフロップ内
部回路をセットし、′０”でリセットスる。又、ストロ
ーブ入力が“０”の状態で、セット及びリセット入力に
よりフリップフロップ内部回路をセット又はリセットし
、′１”の状態でセット及びリセット入力に関係なく前
のフリップフロップ内部回路の状態を保持する。
部回路をセットし、′０”でリセットスる。又、ストロ
ーブ入力が“０”の状態で、セット及びリセット入力に
よりフリップフロップ内部回路をセット又はリセットし
、′１”の状態でセット及びリセット入力に関係なく前
のフリップフロップ内部回路の状態を保持する。
ここでストローブ入力が“０”の状態で、入力端子１５
にセット入力として“１”が入力された場合、ＮＯＲ回
路１８の出力は“０”に変化し、ＮＯＲ回路１９の出力
は“１”に変化する。ＮＯＲ回路２１の出力と出力端子
１０はＮＯＲ回路１９の片側の入力が“１″である為に
“０”に変化し、それによりＮＯＲ回路７の出力と出力
端子９が“１”に変化し、フリップフロップ内部回路は
セット状態となる。
にセット入力として“１”が入力された場合、ＮＯＲ回
路１８の出力は“０”に変化し、ＮＯＲ回路１９の出力
は“１”に変化する。ＮＯＲ回路２１の出力と出力端子
１０はＮＯＲ回路１９の片側の入力が“１″である為に
“０”に変化し、それによりＮＯＲ回路７の出力と出力
端子９が“１”に変化し、フリップフロップ内部回路は
セット状態となる。
同様にストローブ入力が“０”の状態で、入力端子１５
にリセット入力として“０”が入力された場合、ＮＯＲ
回路１８の出力は“１”に変化し、ＮＯＲ回路１９の出
力は“０”に変化する。
にリセット入力として“０”が入力された場合、ＮＯＲ
回路１８の出力は“１”に変化し、ＮＯＲ回路１９の出
力は“０”に変化する。
今度は、ＮＯＲ回路２０の出力と出力端子９がＮＯＲ回
路２０の片側の入力が“１”である為に“０”に変化し
、それによりＮＯＲ回路２１の出力と出力端子１０が“
１”に変化し、フリップフロップ内部回路はリセット状
態となる。
路２０の片側の入力が“１”である為に“０”に変化し
、それによりＮＯＲ回路２１の出力と出力端子１０が“
１”に変化し、フリップフロップ内部回路はリセット状
態となる。
但し、第６図に示す従来例の信号波形図から分る様に、
ストローブ入力１６が“Ｏ”の状態で、セット入力から
リセット入力に切り替わる場合、即ち入力端子１５が“
１″から“Ｏ”に変化すると、ＮＯＲ回路１８の出力は
、ただちに“１”に変わる。しかし、インバータ回路１
７の出力に、配線の引き回し等により高負荷が生じた場
合、インバータ回路１７の出力が“Ｏ”から“１”に変
化するのに、時間がかかり、時間Ｃだけ前の状態の“０
”が残り、ＮＯＲ回路２０と２工の入力に、時間Ｃの間
は同時に“１”が入力される。この結果、フリップフロ
ップ内部回路にセット、リセットの同時成立が起こり、
出力端子９，１０の再出力が、時間Ｃの間は同時に“０
”の状態となって誤動作出力となる。
ストローブ入力１６が“Ｏ”の状態で、セット入力から
リセット入力に切り替わる場合、即ち入力端子１５が“
１″から“Ｏ”に変化すると、ＮＯＲ回路１８の出力は
、ただちに“１”に変わる。しかし、インバータ回路１
７の出力に、配線の引き回し等により高負荷が生じた場
合、インバータ回路１７の出力が“Ｏ”から“１”に変
化するのに、時間がかかり、時間Ｃだけ前の状態の“０
”が残り、ＮＯＲ回路２０と２工の入力に、時間Ｃの間
は同時に“１”が入力される。この結果、フリップフロ
ップ内部回路にセット、リセットの同時成立が起こり、
出力端子９，１０の再出力が、時間Ｃの間は同時に“０
”の状態となって誤動作出力となる。
上述した従来のＲ８７９７１７０７１回路は、インバー
タ回路により信号を反転してセット、リセットの同時成
立を避け、入力端子からの信号のみを用いて、フリップ
フロップ内部回路のセット及びリセットを行っている。
タ回路により信号を反転してセット、リセットの同時成
立を避け、入力端子からの信号のみを用いて、フリップ
フロップ内部回路のセット及びリセットを行っている。
そのためもし周囲の回路構成上リセット入力とセット入
力が別々に必要となった場合、入力端子の前段にセット
入力とリセット入力の分離回路を追加する必要があり、
その回路を多数個使用する場合にはレイアウト面積が増
加するという欠点があった。
力が別々に必要となった場合、入力端子の前段にセット
入力とリセット入力の分離回路を追加する必要があり、
その回路を多数個使用する場合にはレイアウト面積が増
加するという欠点があった。
又、第６図を参照して説明した様に、インバータ回路の
出力に、配線の引き回し等により高負荷が生じた場合、
フリップフロップ内部回路にセット、リセットの同時成
立が起こり、誤動作をする恐れがあるという欠点があっ
た。
出力に、配線の引き回し等により高負荷が生じた場合、
フリップフロップ内部回路にセット、リセットの同時成
立が起こり、誤動作をする恐れがあるという欠点があっ
た。
本発明のＲＳフリップフロップ回路は、第一の態様にお
いては、第１の入力端子を第１の抵抗素子の第１の端子
および第１のＮチャネル型ＭＯＳトランジスタのゲート
電極に接続し、第２の入力端子を第２の抵抗素子の第１
の端子および第２のＮチャネル型ＭＯＳトランジスタの
ゲート電極に接続し、前記第１および第２のＮチャネル
型ＭＯＳトランジスタのソース電極を負電極に接続し、
前記第１の抵抗素子の第２の端子を前記第２のＮチャネ
ル型ＭＯＳトランジスタのドレイン電極および第１のＮ
ＯＲ回路の第１の入力に接続し、前記第２の抵抗素子の
第２の端子を前記第１のＮチャネル型ＭＯＳトランジス
タのドレイン電極および第２のＮＯＲ回路の第１の入力
に接続し、前記第１のＮＯＲ回路の出力を第１の出力端
子および前記第２のＮＯＲ回路の第２の入力に接続し、
前記第２のＮＯＲ回路の出力を第２の出力端子および前
記第１のＮＯＲ回路の第２の入力に接続している。
いては、第１の入力端子を第１の抵抗素子の第１の端子
および第１のＮチャネル型ＭＯＳトランジスタのゲート
電極に接続し、第２の入力端子を第２の抵抗素子の第１
の端子および第２のＮチャネル型ＭＯＳトランジスタの
ゲート電極に接続し、前記第１および第２のＮチャネル
型ＭＯＳトランジスタのソース電極を負電極に接続し、
前記第１の抵抗素子の第２の端子を前記第２のＮチャネ
ル型ＭＯＳトランジスタのドレイン電極および第１のＮ
ＯＲ回路の第１の入力に接続し、前記第２の抵抗素子の
第２の端子を前記第１のＮチャネル型ＭＯＳトランジス
タのドレイン電極および第２のＮＯＲ回路の第１の入力
に接続し、前記第１のＮＯＲ回路の出力を第１の出力端
子および前記第２のＮＯＲ回路の第２の入力に接続し、
前記第２のＮＯＲ回路の出力を第２の出力端子および前
記第１のＮＯＲ回路の第２の入力に接続している。
そして、第二の態様においては、前記第１および第２の
Ｎチャネル型ＭＯＳトランジスタはそれぞれＰチャネル
型ＭＯＳトランジスタに変更され、ソース電極に接続さ
れている前記負電源は正電源に変更され、前記第１およ
び第２のＮＯＲ回路はそれぞれＮＡＮＤ回路に変更され
て構成されている。
Ｎチャネル型ＭＯＳトランジスタはそれぞれＰチャネル
型ＭＯＳトランジスタに変更され、ソース電極に接続さ
れている前記負電源は正電源に変更され、前記第１およ
び第２のＮＯＲ回路はそれぞれＮＡＮＤ回路に変更され
て構成されている。
次に本発明について、図面を参照して説明する。
第１図は本発明によるＲＳフリップフロップ回路の第１
の実施例を示す回路図、第３図はその信号波形図である
。
の実施例を示す回路図、第３図はその信号波形図である
。
このＲＳフリップフロップ回路は、入力端子１を抵抗素
子３の第１の端子とＮチャネル型ＭＯＳトランジスタ６
のゲート電極に接続し、入力端子２を抵抗素子４の第１
の端子とＮチャネル型ＭＯＳトランジスタ５のゲート電
極に接続し、Ｎチャネル型ＭＯＳトランジスタ５と６の
ソース電極を負電極ＶＳＳに接続し、抵抗素子３の第２
の端子をＮチャネル型ＭＯＳトランジスタ５のドレイン
電極とＮＯＲ回路７の第１の入力に接続し、抵抗素子４
の第２の端子をＮチャネル型ＭＯＳトランジスタロのド
レイン電極とＮＯＲ回路８の第１の入力に接続し、ＮＯ
Ｒ回路７の出力を出力端子８とＮＯＲ回路８の第２の入
力に接続し、ＮＯＲ回路８の出力を第２の出力端子１０
とＮＯＲ回路７の第２の入力に接続している。
子３の第１の端子とＮチャネル型ＭＯＳトランジスタ６
のゲート電極に接続し、入力端子２を抵抗素子４の第１
の端子とＮチャネル型ＭＯＳトランジスタ５のゲート電
極に接続し、Ｎチャネル型ＭＯＳトランジスタ５と６の
ソース電極を負電極ＶＳＳに接続し、抵抗素子３の第２
の端子をＮチャネル型ＭＯＳトランジスタ５のドレイン
電極とＮＯＲ回路７の第１の入力に接続し、抵抗素子４
の第２の端子をＮチャネル型ＭＯＳトランジスタロのド
レイン電極とＮＯＲ回路８の第１の入力に接続し、ＮＯ
Ｒ回路７の出力を出力端子８とＮＯＲ回路８の第２の入
力に接続し、ＮＯＲ回路８の出力を第２の出力端子１０
とＮＯＲ回路７の第２の入力に接続している。
入力端子２が“０”の状態で、入力端子１よりリセット
入力として“１”を入力した場合、Ｎチャネル型ＭＯＳ
トランジスタ５がオフ状態、Ｎチャネル型ＭＯＳトラン
ジスタロがオン状態になり、Ｎチ中ネル型ＭＯＳトラン
ジスタ５のドレイン電極とＮＯＲ回路７の第１の入力に
、抵抗素子３を介して電荷が充電される。この結果、Ｎ
ＯＲ回路７の第１の入力が“１”の状態に変化し、ＮＯ
Ｒ回路７の出力が“０”に変わり、出力端子９にリセッ
ト出力が出力される。又、Ｎチャネル型ＭＯＳトランジ
スタロのドレイン電極とＮＯＲ回路８の第１の入力は、
前状態において蓄積されていた電荷が、抵抗素子４を介
して放電され、更にＮチャネル型ＭＯＳトランジスタロ
のソース電極に接続されている負電源ＶＳＳに放電され
る為、′０”の状態に変化する。この結果、ＮＯＲ回路
８の出力は“１”に変わり、出力端子１０に“１”が出
力され、ＲＳフリップフロップ内部はリセットされる。
入力として“１”を入力した場合、Ｎチャネル型ＭＯＳ
トランジスタ５がオフ状態、Ｎチャネル型ＭＯＳトラン
ジスタロがオン状態になり、Ｎチ中ネル型ＭＯＳトラン
ジスタ５のドレイン電極とＮＯＲ回路７の第１の入力に
、抵抗素子３を介して電荷が充電される。この結果、Ｎ
ＯＲ回路７の第１の入力が“１”の状態に変化し、ＮＯ
Ｒ回路７の出力が“０”に変わり、出力端子９にリセッ
ト出力が出力される。又、Ｎチャネル型ＭＯＳトランジ
スタロのドレイン電極とＮＯＲ回路８の第１の入力は、
前状態において蓄積されていた電荷が、抵抗素子４を介
して放電され、更にＮチャネル型ＭＯＳトランジスタロ
のソース電極に接続されている負電源ＶＳＳに放電され
る為、′０”の状態に変化する。この結果、ＮＯＲ回路
８の出力は“１”に変わり、出力端子１０に“１”が出
力され、ＲＳフリップフロップ内部はリセットされる。
同様に入力端子１が“０”の状態で、入力端子２にセッ
ト入力として“１”を入力した場合、Ｎチャネル型ＭＯ
Ｓトランジスタ５がオン杖態、Ｎチャネル型ＭＯＳトラ
ンジスタロがオフ状態になり、Ｎチャネル型ＭＯＳトラ
ンジスタロのドレイン電極とＮＯＲ回路８の第１の入力
は、抵抗素子４を介して電荷が充電される。この結果、
ＮＯＲ回路８の第１の入力が“１”の状態に変化し、Ｎ
ＯＲ回路８の出力が“０”に変わり、出力端子１０に“
０”が出力され、ＮＯＲ回路７の第２の入力も“０”に
変化する。又、Ｎチャネル型ＭＯＳトランジスタ５のド
レイン電極とＮＯＲ回路７の第１の入力は、前状態で蓄
積されていた電荷が、抵抗素子３を介して放電され、更
に、Ｎチャネル型ＭＯ３）ランジスタ５のソース電極に
接続されている負電源ＶＳＳに放電される為、′０”の
状態に変化する。この結果、ＮＯＲ回路７の出力は“１
”に変わり、出力端子９にリセット出力が出力され、Ｒ
Ｓフリップフロップ内部はセットされる。
ト入力として“１”を入力した場合、Ｎチャネル型ＭＯ
Ｓトランジスタ５がオン杖態、Ｎチャネル型ＭＯＳトラ
ンジスタロがオフ状態になり、Ｎチャネル型ＭＯＳトラ
ンジスタロのドレイン電極とＮＯＲ回路８の第１の入力
は、抵抗素子４を介して電荷が充電される。この結果、
ＮＯＲ回路８の第１の入力が“１”の状態に変化し、Ｎ
ＯＲ回路８の出力が“０”に変わり、出力端子１０に“
０”が出力され、ＮＯＲ回路７の第２の入力も“０”に
変化する。又、Ｎチャネル型ＭＯＳトランジスタ５のド
レイン電極とＮＯＲ回路７の第１の入力は、前状態で蓄
積されていた電荷が、抵抗素子３を介して放電され、更
に、Ｎチャネル型ＭＯ３）ランジスタ５のソース電極に
接続されている負電源ＶＳＳに放電される為、′０”の
状態に変化する。この結果、ＮＯＲ回路７の出力は“１
”に変わり、出力端子９にリセット出力が出力され、Ｒ
Ｓフリップフロップ内部はセットされる。
入力端子１，２ともリセット入力、セット入力が入力さ
れず、共に“Ｏ”状態である場合、Ｎチャネル型ＭＯＳ
トランジスタ５と６はオフ状態で、ｔ、ＩＩ）、Ｎチャ
ネル型ＭＯＳトランジスタ５のドレイン電極とＮＯＲ回
路７の第１の入力及びＮチャネル型ＭＯＳトランジスタ
ロのドレイン電極とＮＯＲ回路８の第１の入力は、前状
態に蓄積されていた電荷が抵抗素子３及び４を介して放
電されている為、′０”状態にある。従って、ＮＯＲ回
路７及び８の出力は、変化せず出力端子９，１０の出力
は前状態を保持し、ＲＳフリップフロップは保持状態と
なる。
れず、共に“Ｏ”状態である場合、Ｎチャネル型ＭＯＳ
トランジスタ５と６はオフ状態で、ｔ、ＩＩ）、Ｎチャ
ネル型ＭＯＳトランジスタ５のドレイン電極とＮＯＲ回
路７の第１の入力及びＮチャネル型ＭＯＳトランジスタ
ロのドレイン電極とＮＯＲ回路８の第１の入力は、前状
態に蓄積されていた電荷が抵抗素子３及び４を介して放
電されている為、′０”状態にある。従って、ＮＯＲ回
路７及び８の出力は、変化せず出力端子９，１０の出力
は前状態を保持し、ＲＳフリップフロップは保持状態と
なる。
ここで、第３図に示す様に、リセット入力とセット入力
の切り替わりの時間Ａ１およびＢ１において、誤ってリ
セット、セットが同時成立した場合、即ち入力端子１と
２の状態が瞬時に“１”となった場合を考える。
の切り替わりの時間Ａ１およびＢ１において、誤ってリ
セット、セットが同時成立した場合、即ち入力端子１と
２の状態が瞬時に“１”となった場合を考える。
更に、ここで抵抗素子３の抵抗値Ｒ３とＮチャネル型Ｍ
ＯＳトランジスタ５のオン抵抗Ｒ５０Ｎは、ＮＯＲ回路
７のしきい値ＶＴ＝ （ＶＤＤ−ＶＳＳ）／２ （ＶＤ
ＤはＮチャネル型ＭＯ３）ランジスタ５および６のドレ
イン電圧）とすると、Ｒ３＞Ｒ５０Ｎ、となる様に選択
されており、同様に抵抗素子４の抵抗値Ｒ４とＮチャネ
ル型ＭＯＳトランジスタ６のオン抵抗Ｒ８０Ｎは、ＮＯ
Ｒ回路８のしきい値ＶＴ＝ （ＶＤＤ−ＶＳＳ）／２と
すると、Ｒ４＞Ｒ６０Ｎ１となる様に選択されているも
のとする。
ＯＳトランジスタ５のオン抵抗Ｒ５０Ｎは、ＮＯＲ回路
７のしきい値ＶＴ＝ （ＶＤＤ−ＶＳＳ）／２ （ＶＤ
ＤはＮチャネル型ＭＯ３）ランジスタ５および６のドレ
イン電圧）とすると、Ｒ３＞Ｒ５０Ｎ、となる様に選択
されており、同様に抵抗素子４の抵抗値Ｒ４とＮチャネ
ル型ＭＯＳトランジスタ６のオン抵抗Ｒ８０Ｎは、ＮＯ
Ｒ回路８のしきい値ＶＴ＝ （ＶＤＤ−ＶＳＳ）／２と
すると、Ｒ４＞Ｒ６０Ｎ１となる様に選択されているも
のとする。
まず、入力の同時成立により、Ｎチャネル型ＭＯＳトラ
ンジスタ５と６がオン状態になり、Ｎチャネル型ＭＯＳ
トランジスタ５と６のソース電極に接続されている負電
源ＶＳＳにより蓄積されていた電荷が放電される。この
結果、Ｎチャネル型ＭＯＳトランジスタ５のドレイン電
極とＮＯＲ回路７の第１の入力及びＮチャネル型ＭＯＳ
トランジスタロのドレイン電極とＮＯＲ回路８の第１の
入力の電位は、ＮＯＲ回路７，８のしきい値に達しない
様に抑えられ、ＲＳフリップフロップを保持状態に導く
。そして、出力端子９，１０の出力においては誤動作が
回避されている。この間に入力の同時成立の状態が解除
されれば、出力端子９と１０の両画力が同時に“Ｏ”状
態になることはなく、次の入力状態に移行する。
ンジスタ５と６がオン状態になり、Ｎチャネル型ＭＯＳ
トランジスタ５と６のソース電極に接続されている負電
源ＶＳＳにより蓄積されていた電荷が放電される。この
結果、Ｎチャネル型ＭＯＳトランジスタ５のドレイン電
極とＮＯＲ回路７の第１の入力及びＮチャネル型ＭＯＳ
トランジスタロのドレイン電極とＮＯＲ回路８の第１の
入力の電位は、ＮＯＲ回路７，８のしきい値に達しない
様に抑えられ、ＲＳフリップフロップを保持状態に導く
。そして、出力端子９，１０の出力においては誤動作が
回避されている。この間に入力の同時成立の状態が解除
されれば、出力端子９と１０の両画力が同時に“Ｏ”状
態になることはなく、次の入力状態に移行する。
第２図は、本発明によるＲ８７９７７７０７１回路の第
２の実施例を示す回路図、第４図はその信号波形図であ
る。
２の実施例を示す回路図、第４図はその信号波形図であ
る。
この回路は、第１の実施例のＲ８７９７７７０７１回路
のＮチャネル型ＭＯＳトランジスタ５および６をそれぞ
れＰチャネル型ＭＯＳトランジスタ１１または１２に変
更し、ソース電極に接続されている負電源ＶＳＳを正電
源ＶＤＤに変更し、ＮＯＲ回路７および８をそれぞれＮ
ＡＮＤ回路１３および１４に変更し接続してＲ８７９７
７７０７１回路を構成している。
のＮチャネル型ＭＯＳトランジスタ５および６をそれぞ
れＰチャネル型ＭＯＳトランジスタ１１または１２に変
更し、ソース電極に接続されている負電源ＶＳＳを正電
源ＶＤＤに変更し、ＮＯＲ回路７および８をそれぞれＮ
ＡＮＤ回路１３および１４に変更し接続してＲ８７９７
７７０７１回路を構成している。
第２の実施例の場合には、フリップフロップ内部回路を
ＮＯＲ回路をＮＡＮＤ回路構成に変更した為、入力端子
１，２が共に“１”状態である場合にＲＳフリップフロ
ップは、保持状態となる。
ＮＯＲ回路をＮＡＮＤ回路構成に変更した為、入力端子
１，２が共に“１”状態である場合にＲＳフリップフロ
ップは、保持状態となる。
従って、第４図に示す様に、リセット入力とセット入力
の切り替わりの時間Ａ２およびＢ２において、今度は入
力端子１と２の状態が、瞬時に０”となった場合にリセ
ット、セットが同時成立する。
の切り替わりの時間Ａ２およびＢ２において、今度は入
力端子１と２の状態が、瞬時に０”となった場合にリセ
ット、セットが同時成立する。
ここで、また入力が同時成立した場合について考える。
更に、抵抗素子３の抵抗値Ｒ３とＰチャネル型ＭＯＳト
ランジスタ１１のオン抵抗Ｒ１１ＯＮは、第１の実施例
と同様に、ＮＡＮＤ回路１３のしきい値ｖＴ＝（ｖＤＤ
−ＶＳＳ）／２（ここでのｖＳＳはＰチャネル型ＭＯＳ
トランジスタ１１および１２のソース電圧、ＶＤＤはド
レイン電圧）とすると、Ｒ３＞ＲＩＩＯＮｌとなる様に
選択されており、抵抗素子４の抵抗値Ｒ４とＰチャネル
型ＭＯ５）ランジスタ１２のオンＪｉ［Ｒ１２ＯＮは、
ＮＡＮＤ回路１４のしきい値ＶＴ＝（ＶＤＤ−ＶＳＳ）
／２とすると、Ｒ４＞Ｒ１２ＯＮ１となる様に選択され
ているものとする。
ランジスタ１１のオン抵抗Ｒ１１ＯＮは、第１の実施例
と同様に、ＮＡＮＤ回路１３のしきい値ｖＴ＝（ｖＤＤ
−ＶＳＳ）／２（ここでのｖＳＳはＰチャネル型ＭＯＳ
トランジスタ１１および１２のソース電圧、ＶＤＤはド
レイン電圧）とすると、Ｒ３＞ＲＩＩＯＮｌとなる様に
選択されており、抵抗素子４の抵抗値Ｒ４とＰチャネル
型ＭＯ５）ランジスタ１２のオンＪｉ［Ｒ１２ＯＮは、
ＮＡＮＤ回路１４のしきい値ＶＴ＝（ＶＤＤ−ＶＳＳ）
／２とすると、Ｒ４＞Ｒ１２ＯＮ１となる様に選択され
ているものとする。
まず入力同時成立により、Ｐチャネル型ＭＯＳトランジ
スタ１１と１２がオン状態になり、Ｐチャネル型ＭＯＳ
トランジスタ１１と１２のソース電極に接続されている
正電源ＶＤＤにより電荷が充電される。この結果、Ｐチ
ャネル型ＭＯＳトランジスタ１１のドレイン電極とＮＡ
ＮＤ回路１３の第１の入力及びＰチャネル型ＭＯＳトラ
ンジスタ１２のドレイン電極とＮＡＮＤ回路１４の第１
の入力の電位は、ＮＡＮＤ回路１３．１４のしきい値を
越えない様に保たれ、ＲＳフリップフロップを保持状態
に導く。そして、出力端子９，１０の出力においては誤
動作が回避されている。この間に、入力の同時成立の状
態が解除されれば、出力端子９と１０の再出力が同時に
“１”状態になることはなく、次の入力状態に移行する
。
スタ１１と１２がオン状態になり、Ｐチャネル型ＭＯＳ
トランジスタ１１と１２のソース電極に接続されている
正電源ＶＤＤにより電荷が充電される。この結果、Ｐチ
ャネル型ＭＯＳトランジスタ１１のドレイン電極とＮＡ
ＮＤ回路１３の第１の入力及びＰチャネル型ＭＯＳトラ
ンジスタ１２のドレイン電極とＮＡＮＤ回路１４の第１
の入力の電位は、ＮＡＮＤ回路１３．１４のしきい値を
越えない様に保たれ、ＲＳフリップフロップを保持状態
に導く。そして、出力端子９，１０の出力においては誤
動作が回避されている。この間に、入力の同時成立の状
態が解除されれば、出力端子９と１０の再出力が同時に
“１”状態になることはなく、次の入力状態に移行する
。
以上説明したように本発明によるＲＳフリップフロップ
回路は、抵抗素子とＮチャネル型ＭＯＳトランジスタ及
びＰチャネル型ＭＯ３）ランジスタを用いて、リセット
とセット入力の瞬時の同時成立時に強制的に入力信号を
変化させ、−時的にＲＳフリップフロップ内部回路を保
持状態に導くことにより、リセット入力とセット入力の
瞬時の同時成立時の誤動作を回避する効果がある。同時
に、セット入力端子とリセット入力端子の分離すること
ができるという効果も有する。
回路は、抵抗素子とＮチャネル型ＭＯＳトランジスタ及
びＰチャネル型ＭＯ３）ランジスタを用いて、リセット
とセット入力の瞬時の同時成立時に強制的に入力信号を
変化させ、−時的にＲＳフリップフロップ内部回路を保
持状態に導くことにより、リセット入力とセット入力の
瞬時の同時成立時の誤動作を回避する効果がある。同時
に、セット入力端子とリセット入力端子の分離すること
ができるという効果も有する。
第１図は本発明のＲＳフリップフロップ回路の第１の実
施例を示す回路図、第２図は本発明のＲＳフリップフロ
ップ回路の第２の実施例を示す回路図、第３図は本発明
の第１の実施例における信号波形図、第４図は本発明の
第２の実施例における信号波形図、第５図は従来技術に
よるＲＳフリップフロップ回路の回路図、第６図は従来
技術によるＲＳフリップフロップ回路における信号波形
図である。 １．２・・・入力端子、３，４・・・抵抗素子、５，６
・・・Ｎチャネル型ＭＯＳトランジスタ、７，８．１８
・・・ＮＯＲ回路、９，１０・・・出力端子、１１．１
２・・・Ｐチャネル型ＭＯＳトランジスタ、１３．１４
・・・ＮＡＮＤ回路、１５・・・入力端子、１６・・・
ストローブ入力端子、１７・・・インバータ回路、ｖＤ
Ｄ・・・正電源、ＶＳＳ・・・負電源。
施例を示す回路図、第２図は本発明のＲＳフリップフロ
ップ回路の第２の実施例を示す回路図、第３図は本発明
の第１の実施例における信号波形図、第４図は本発明の
第２の実施例における信号波形図、第５図は従来技術に
よるＲＳフリップフロップ回路の回路図、第６図は従来
技術によるＲＳフリップフロップ回路における信号波形
図である。 １．２・・・入力端子、３，４・・・抵抗素子、５，６
・・・Ｎチャネル型ＭＯＳトランジスタ、７，８．１８
・・・ＮＯＲ回路、９，１０・・・出力端子、１１．１
２・・・Ｐチャネル型ＭＯＳトランジスタ、１３．１４
・・・ＮＡＮＤ回路、１５・・・入力端子、１６・・・
ストローブ入力端子、１７・・・インバータ回路、ｖＤ
Ｄ・・・正電源、ＶＳＳ・・・負電源。
Claims (1)
- 【特許請求の範囲】 １、第１の入力端子を第１の抵抗素子の第１の端子およ
び第１のＮチャネル型ＭＯＳトランジスタのゲート電極
に接続し、第２の入力端子を第２の抵抗素子の第１の端
子および第２のＮチャネル型ＭＯＳトランジスタのゲー
ト電極に接続し、前記第１および第２のＮチャネル型Ｍ
ＯＳトランジスタのソース電極を負電極に接続し、前記
第１の抵抗素子の第２の端子を前記第２のＮチャネル型
ＭＯＳトランジスタのドレイン電極および第１のＮＯＲ
回路の第１の入力に接続し、前記第２の抵抗素子の第２
の端子を前記第１のＮチャネル型ＭＯＳトランジスタの
ドレイン電極および第２のＮＯＲ回路の第１の入力に接
続し、前記第１のＮＯＲ回路の出力を第１の出力端子お
よび前記第２のＮＯＲ回路の第２の入力に接続し、前記
第２のＮＯＲ回路の出力を第２の出力端子および前記第
１のＮＯＲ回路の第２の入力に接続したことを特徴とす
るＲＳフリップフロップ回路。 ２、第１の入力端子を第１の抵抗素子の第１の端子およ
び第１のＰチャネル型ＭＯＳトランジスタのゲート電極
に接続し、第２の入力端子を第２の抵抗素子の第１の端
子および第２のＰチャネル型ＭＯＳトランジスタのゲー
ト電極に接続し、前記第１および第２のＰチャネル型Ｍ
ＯＳトランジスタのソース電極を正電極に接続し、前記
第１の抵抗素子の第２の端子を前記第２のＰチャネル型
ＭＯＳトランジスタのドレイン電極および第１のＮＡＮ
Ｄ回路の第１の入力に接続し、前記第２の抵抗素子の第
２の端子を前記第１のＰチャネル型ＭＯＳトランジスタ
のドレイン電極および第２のＮＡＮＤ回路の第１の入力
に接続し、前記第１のＮＡＮＤ回路の出力を第１の出力
端子および前記第２のＮＡＮＤ回路の第２の入力に接続
し、前記第２のＮＡＮＤ回路の出力を第２の出力端子お
よび前記第１のＮＡＮＤ回路の第２の入力に接続したこ
とを特徴とするＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291631A JPH04165709A (ja) | 1990-10-29 | 1990-10-29 | Ｒｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291631A JPH04165709A (ja) | 1990-10-29 | 1990-10-29 | Ｒｓフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165709A true JPH04165709A (ja) | 1992-06-11 |
Family
ID=17771458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291631A Pending JPH04165709A (ja) | 1990-10-29 | 1990-10-29 | Ｒｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04165709A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200823A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 記憶素子 |
| JP2010164982A (ja) * | 2002-12-17 | 2010-07-29 | Samsung Electronics Co Ltd | 表示装置の駆動装置 |
-
1990
- 1990-10-29 JP JP2291631A patent/JPH04165709A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010164982A (ja) * | 2002-12-17 | 2010-07-29 | Samsung Electronics Co Ltd | 表示装置の駆動装置 |
| JP2009200823A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 記憶素子 |
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